JPS6250859B2 - - Google Patents
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- Publication number
- JPS6250859B2 JPS6250859B2 JP57155361A JP15536182A JPS6250859B2 JP S6250859 B2 JPS6250859 B2 JP S6250859B2 JP 57155361 A JP57155361 A JP 57155361A JP 15536182 A JP15536182 A JP 15536182A JP S6250859 B2 JPS6250859 B2 JP S6250859B2
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- JP
- Japan
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- scan
- register
- data
- serial
- terminal
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、スキヤイン・アウトするレジスタを
指定する手段を設け、この手段によつて指定され
たレジスタに対してシリアルイン又はシリアルア
ウト動作を行い得るようにしたスキヤイン・アウ
ト方式に関するものである。
指定する手段を設け、この手段によつて指定され
たレジスタに対してシリアルイン又はシリアルア
ウト動作を行い得るようにしたスキヤイン・アウ
ト方式に関するものである。
LSIで構成された処理装置の中のレジスタをパ
ラレルイン／アウト動作およびシリアルイン／ア
ウト動作できるように構成しておくことは従来よ
り行われている。これらのレジスタは通常動作時
にはパラレルイン・アウト動作を行うように設定
される。LSIで構成された処理装置のテストなど
を行う場合には、先ずこれらのレジスタがシリア
ルイン・アウト動作を行うように設定し、スキヤ
ンイン・データ端子から入力したスキヤイン・デ
ータを所望のレジスタにセツトし、これらのレジ
スタがパラレルイン・アウト動作を行うようにモ
ードを設定し、クロツクを印加して処理装置を動
作させ、これらのレジスタがシリアルイン・アウ
ト動作を行うようにモードを設定し、しかる後に
これらのレジスタの内容をスキヤンアウト・デー
タ端子から取出している。従来のこの種のスキヤ
ンイン・アウト方式では、全レジスタが直列接続
され、また、出入口はそれぞれ１個とされてい
た。しかし、この種のスキヤンイン・アウト方式
は、１回に転送する情報量が大きくなること及び
転送に長時間を必要とする欠点があつた。
ラレルイン／アウト動作およびシリアルイン／ア
ウト動作できるように構成しておくことは従来よ
り行われている。これらのレジスタは通常動作時
にはパラレルイン・アウト動作を行うように設定
される。LSIで構成された処理装置のテストなど
を行う場合には、先ずこれらのレジスタがシリア
ルイン・アウト動作を行うように設定し、スキヤ
ンイン・データ端子から入力したスキヤイン・デ
ータを所望のレジスタにセツトし、これらのレジ
スタがパラレルイン・アウト動作を行うようにモ
ードを設定し、クロツクを印加して処理装置を動
作させ、これらのレジスタがシリアルイン・アウ
ト動作を行うようにモードを設定し、しかる後に
これらのレジスタの内容をスキヤンアウト・デー
タ端子から取出している。従来のこの種のスキヤ
ンイン・アウト方式では、全レジスタが直列接続
され、また、出入口はそれぞれ１個とされてい
た。しかし、この種のスキヤンイン・アウト方式
は、１回に転送する情報量が大きくなること及び
転送に長時間を必要とする欠点があつた。
本発明は、上記の欠点を除去するものであつ
て、スキヤンイン・アウトを効率的に行い得るよ
うにしたスキヤンイン・アウト方式を提供するこ
とを目的としている。
て、スキヤンイン・アウトを効率的に行い得るよ
うにしたスキヤンイン・アウト方式を提供するこ
とを目的としている。
そしてそのため、本発明のスキヤンイン・アウ
ト方式は、通常は演算回路などの入出力バツフア
としてパラレルイン・アウト動作を行うレジスタ
をスキヤンイン・アウト時にシリアルイン・アウ
ト動作を行わせるように構成されたスキヤンイ
ン・アウト方式において、上記各レジスタのシリ
アルイン端子をゲートを介してスキヤンイン・デ
ータ線に接続すると共に各レジスタのシリアルア
ウト端子をゲートを介してスキヤンインアウト・
データ線および自レジスタのシリアルイン端子に
接続し、上記スキヤンイン・データ線の端をスキ
ヤン・データ・レジスタのシリアルアウト端子に
接続し、上記スキヤンアウト・データ線を上記ス
キヤン・データ・レジスタのシリアルイン端子に
接続し、レジスタの動作モード情報、転送データ
の大きさを示す情報、スキヤンイン・アウトすべ
きレジスタを指す行列情報および同一行のレジス
タの全てに同一データをセツトすべきか否かを示
すフラグ情報をスキヤン・アドレス・レジスタに
セツトし、当該スキヤン・アドレス・レジスタの
内容に従つてスキヤンイン・アウトを行うよう構
成されたことを特徴とするものである。
ト方式は、通常は演算回路などの入出力バツフア
としてパラレルイン・アウト動作を行うレジスタ
をスキヤンイン・アウト時にシリアルイン・アウ
ト動作を行わせるように構成されたスキヤンイ
ン・アウト方式において、上記各レジスタのシリ
アルイン端子をゲートを介してスキヤンイン・デ
ータ線に接続すると共に各レジスタのシリアルア
ウト端子をゲートを介してスキヤンインアウト・
データ線および自レジスタのシリアルイン端子に
接続し、上記スキヤンイン・データ線の端をスキ
ヤン・データ・レジスタのシリアルアウト端子に
接続し、上記スキヤンアウト・データ線を上記ス
キヤン・データ・レジスタのシリアルイン端子に
接続し、レジスタの動作モード情報、転送データ
の大きさを示す情報、スキヤンイン・アウトすべ
きレジスタを指す行列情報および同一行のレジス
タの全てに同一データをセツトすべきか否かを示
すフラグ情報をスキヤン・アドレス・レジスタに
セツトし、当該スキヤン・アドレス・レジスタの
内容に従つてスキヤンイン・アウトを行うよう構
成されたことを特徴とするものである。
以下、本発明を図面を参照しつゝ説明する。
第１図は、本発明の第１実施例のブロツク図で
ある。第１図において、１はスキヤンイン・アウ
ト対象、２―Ａないし２―Ｄはレジスタ、３―１
と３―２はOR回路、４はスキヤン・アドレス・
レジスタ、５はスキヤン・データ・レジスタ、６
はデコーダ、７はスキヤンイン・データ線、８は
スキヤンアウト・データ線、９は論理回路をそれ
ぞれ示している。
ある。第１図において、１はスキヤンイン・アウ
ト対象、２―Ａないし２―Ｄはレジスタ、３―１
と３―２はOR回路、４はスキヤン・アドレス・
レジスタ、５はスキヤン・データ・レジスタ、６
はデコーダ、７はスキヤンイン・データ線、８は
スキヤンアウト・データ線、９は論理回路をそれ
ぞれ示している。
スキヤンイン・アウト対象は、例えばLSI構成
のパイプライン式の演算回路である。レジスタ２
―Ａないし２―Ｄは、パラレルイン・アウト動作
およびシリアルイン・アウト動作を行い得るもの
である。第１図のレジスタ２―Ａと２―Ｂは第１
段目のレジスタ列を構成し、また、レジスタ２―
Ｃと２―Ｄは第２段目のレジスタ列を構成してい
る。レジスタ２―Ａないし２―Ｄのシリアルイン
端子は図示しないゲートを介してスキヤンイン・
データ線７に並列接続され、レジスタ２―Ａない
し２―Ｄのシリアルアウト端子はゲート（図示せ
ず）およびOR回路３―１，３―２を介してスキ
ヤンアウト・データ線に並列接続され更に自レジ
スタのシリアルイン端子に接続されている。スキ
ヤン・アドレス・レジスタ４には、第２図に示す
ようなデータがセツトされる。第２図において、
大きさはスキヤンイン・データ又はスキヤンアウ
ト・データの大きさを示す情報を、全は指定され
た段の全レジスタに同一のデータをセツトするか
否かを示すフラグ情報、段はスキヤンイン又はス
キヤンアウトすべきレジスタの段を示す情報、横
方向はスキヤンイン又はスキヤンアウトすべきレ
ジスタが段の中の第何番目のものであるかを示す
情報をそれぞれ示している。なお、第２図には示
されていないが、スキヤンインか、スキヤンアウ
トかなどを示す動作モード情報もスキヤン・アド
レス・レジスタの中に存在する。スキヤン・アド
レス・レジスタ４の内容は、デコーダ６に送られ
る。デコーダ６は送られて来た情報をデコード
し、対応するゲートを開く。スキヤンインする場
合、スキヤン・データ・レジスタ５に予めスキヤ
ンイン・データがパラレルインされる。スキヤ
ン・データ・レジスタ５は、図示しないが、シフ
ト・クロツク発生回路を有している。このシフ
ト・クロツク発生回路は、スキヤン・アドレス・
レジスタ４から送られて来る大きさ情報で指定さ
れる回数だけシフト・クロツクを発生する。シフ
ト・クロツクは、レジスタ２―Ａないし２―Ｄに
も送られる。論理回路９の診断は、下記のように
して行われる。レジスタ２―Ａとレジスタ２―Ｂ
に異なるデータをセツトする場合には、先ずレジ
スタ２―Ａを指定してスキヤンインを行い、次に
レジスタ２―Ｂを指定してスキヤンインを行う。
同一のデータをセツトする場合には、全部同一デ
ータをセツトすべきことを示すフラグをオンとす
ると共に第１段を指定してスキヤンインを行う。
レジスタ２―Ａと２―Ｂにデータをセツトした
後、通常動作モードにして所定数のクロツクを印
加する。論理回路９は、レジスタ２―Ａと２―Ｂ
のデータを入力し、これらのデータを演算処理す
る。演算結果は、レジスタ２―Ｃと２―Ｄにパラ
レルインされる。レジスタ２―Ｃと２―Ｄに演算
結果がセツトされた後、レジスタ２―Ｃの内容を
スキヤンアウトし、次いでレジスタ２―Ｄの内容
をスキヤンアウトすると同時に再びレジスタに戻
す。
のパイプライン式の演算回路である。レジスタ２
―Ａないし２―Ｄは、パラレルイン・アウト動作
およびシリアルイン・アウト動作を行い得るもの
である。第１図のレジスタ２―Ａと２―Ｂは第１
段目のレジスタ列を構成し、また、レジスタ２―
Ｃと２―Ｄは第２段目のレジスタ列を構成してい
る。レジスタ２―Ａないし２―Ｄのシリアルイン
端子は図示しないゲートを介してスキヤンイン・
データ線７に並列接続され、レジスタ２―Ａない
し２―Ｄのシリアルアウト端子はゲート（図示せ
ず）およびOR回路３―１，３―２を介してスキ
ヤンアウト・データ線に並列接続され更に自レジ
スタのシリアルイン端子に接続されている。スキ
ヤン・アドレス・レジスタ４には、第２図に示す
ようなデータがセツトされる。第２図において、
大きさはスキヤンイン・データ又はスキヤンアウ
ト・データの大きさを示す情報を、全は指定され
た段の全レジスタに同一のデータをセツトするか
否かを示すフラグ情報、段はスキヤンイン又はス
キヤンアウトすべきレジスタの段を示す情報、横
方向はスキヤンイン又はスキヤンアウトすべきレ
ジスタが段の中の第何番目のものであるかを示す
情報をそれぞれ示している。なお、第２図には示
されていないが、スキヤンインか、スキヤンアウ
トかなどを示す動作モード情報もスキヤン・アド
レス・レジスタの中に存在する。スキヤン・アド
レス・レジスタ４の内容は、デコーダ６に送られ
る。デコーダ６は送られて来た情報をデコード
し、対応するゲートを開く。スキヤンインする場
合、スキヤン・データ・レジスタ５に予めスキヤ
ンイン・データがパラレルインされる。スキヤ
ン・データ・レジスタ５は、図示しないが、シフ
ト・クロツク発生回路を有している。このシフ
ト・クロツク発生回路は、スキヤン・アドレス・
レジスタ４から送られて来る大きさ情報で指定さ
れる回数だけシフト・クロツクを発生する。シフ
ト・クロツクは、レジスタ２―Ａないし２―Ｄに
も送られる。論理回路９の診断は、下記のように
して行われる。レジスタ２―Ａとレジスタ２―Ｂ
に異なるデータをセツトする場合には、先ずレジ
スタ２―Ａを指定してスキヤンインを行い、次に
レジスタ２―Ｂを指定してスキヤンインを行う。
同一のデータをセツトする場合には、全部同一デ
ータをセツトすべきことを示すフラグをオンとす
ると共に第１段を指定してスキヤンインを行う。
レジスタ２―Ａと２―Ｂにデータをセツトした
後、通常動作モードにして所定数のクロツクを印
加する。論理回路９は、レジスタ２―Ａと２―Ｂ
のデータを入力し、これらのデータを演算処理す
る。演算結果は、レジスタ２―Ｃと２―Ｄにパラ
レルインされる。レジスタ２―Ｃと２―Ｄに演算
結果がセツトされた後、レジスタ２―Ｃの内容を
スキヤンアウトし、次いでレジスタ２―Ｄの内容
をスキヤンアウトすると同時に再びレジスタに戻
す。
第３図は本発明の第２実施例の要部を示すブロ
ツク図である。第３図において、１０―１と１０
―２はOR回路を示している。なお第１図と同一
符号は同一物を示している。第３図においては、
レジスタ２―Ａのシリアルアウト出力がOR回路
１０―１の上側入力端子に接続され、OR回路１
０―１の出力がレジスタ２―Ａのシリアルイン入
力に接続されている。OR回路１０―１の下側入
力はスキヤンイン・データ線７に接続されてい
る。レジスタ２―Ｃの側も同様な構成となつてい
る。例えば、レジスタ２―Ａをループ・モードで
動作すべきことを指定すると、レジスタ２―Ａは
シフトレジスタとして動作すると共に、シリアル
アウトされたデータが再びシリアルインされる。
第３図のような構成は、レジスタ２―Ａ、論理回
路９およびレジスタ２―Ｃより成る回路部分がレ
ーシングまたはオーバデイレイを起しているか、
否かを調べる場合に有効なものである。第４図は
レーシングを説明するものである。レジスタ２―
Ａに印加されるクロツク列Ａと、レジスタ２―Ｃ
に印加されるクロツク列Ｃが完全に同期であると
すると、第１番目のクロツクでレジスタ２―Ａに
データd1がセツトされたとすると、第２番目のク
ロツクでデータD1がレジスタ２―Ｃにセツトさ
れる。いま、クロツク列Ｃがクロツク列Ａより少
し遅れたとすると、上の点線で示すようなタイミ
ングでデータD1がレジスタ２―Ｃにセツトされ
る。この点線で示すような現象をレーシングとい
う。また下の点線で示すようなタイミングでデー
タが２―Ｃにセツトされる場合をオーバーデイレ
イという。
ツク図である。第３図において、１０―１と１０
―２はOR回路を示している。なお第１図と同一
符号は同一物を示している。第３図においては、
レジスタ２―Ａのシリアルアウト出力がOR回路
１０―１の上側入力端子に接続され、OR回路１
０―１の出力がレジスタ２―Ａのシリアルイン入
力に接続されている。OR回路１０―１の下側入
力はスキヤンイン・データ線７に接続されてい
る。レジスタ２―Ｃの側も同様な構成となつてい
る。例えば、レジスタ２―Ａをループ・モードで
動作すべきことを指定すると、レジスタ２―Ａは
シフトレジスタとして動作すると共に、シリアル
アウトされたデータが再びシリアルインされる。
第３図のような構成は、レジスタ２―Ａ、論理回
路９およびレジスタ２―Ｃより成る回路部分がレ
ーシングまたはオーバデイレイを起しているか、
否かを調べる場合に有効なものである。第４図は
レーシングを説明するものである。レジスタ２―
Ａに印加されるクロツク列Ａと、レジスタ２―Ｃ
に印加されるクロツク列Ｃが完全に同期であると
すると、第１番目のクロツクでレジスタ２―Ａに
データd1がセツトされたとすると、第２番目のク
ロツクでデータD1がレジスタ２―Ｃにセツトさ
れる。いま、クロツク列Ｃがクロツク列Ａより少
し遅れたとすると、上の点線で示すようなタイミ
ングでデータD1がレジスタ２―Ｃにセツトされ
る。この点線で示すような現象をレーシングとい
う。また下の点線で示すようなタイミングでデー
タが２―Ｃにセツトされる場合をオーバーデイレ
イという。
レーシングが発生しているか、否かを調べるた
めには、先ずレジスタ２―Ａにデータをセツトす
る。そして、シリアルアウトされたデータがシリ
アルインされるようにレジスタ２―Ａの側を設定
し、レジスタ２―Ｃをパラレルイン・アウト動作
を行うように設定する。そして、通常クロツクを
１個印加し、しかる後にレジスタ２―Ｃの内容を
スキヤンアウトする。このような動作を一定回数
くり返す。オーバデイレイを確認するには、レジ
スタ２Ａにデータをセツトし、レジスタ２Ａをル
ープモードに設定する。
めには、先ずレジスタ２―Ａにデータをセツトす
る。そして、シリアルアウトされたデータがシリ
アルインされるようにレジスタ２―Ａの側を設定
し、レジスタ２―Ｃをパラレルイン・アウト動作
を行うように設定する。そして、通常クロツクを
１個印加し、しかる後にレジスタ２―Ｃの内容を
スキヤンアウトする。このような動作を一定回数
くり返す。オーバデイレイを確認するには、レジ
スタ２Ａにデータをセツトし、レジスタ２Ａをル
ープモードに設定する。
レジスタ２Ｃはパラレルインアウト動作を行な
うように設定する。そして通常クロツクを２個印
加し、しかる後にレジスタ２Ｃの内容をスキヤン
アウトする。このような動作を一定回数くり返
す。なお、第３図の実施例は、第１図のようなス
キヤンイン・アウト方式を前提としている。
うように設定する。そして通常クロツクを２個印
加し、しかる後にレジスタ２Ｃの内容をスキヤン
アウトする。このような動作を一定回数くり返
す。なお、第３図の実施例は、第１図のようなス
キヤンイン・アウト方式を前提としている。
以上の説明から明らかなように、本発明によれ
ば、スキヤンイン・スキヤンアウトを行う際の情
報量を少なくできると共に、情報転送に必要とす
る時間を短縮することが出来る。
ば、スキヤンイン・スキヤンアウトを行う際の情
報量を少なくできると共に、情報転送に必要とす
る時間を短縮することが出来る。
第１図は本発明の第１実施例のブロツク図、第
２図はスキヤン・アドレス・レジスタにセツトさ
れるデータを説明する図、第３図は本発明の第２
実施例のブロツク図、第４図はレーシングを説明
する図である。 １…スキヤンイン・アウト対象、２―Ａないし
２―Ｄ…レジスタ、３―１と３―２…OR回路、
４…スキヤン・アドレス・レジスタ、５…スキヤ
ン・データ・レジスタ、６…デコーダ、７…スキ
ヤンイン・データ線、８…スキヤンアウト・デー
タ線、９…論理回路、１０―１と１０―２…OR
回路。
２図はスキヤン・アドレス・レジスタにセツトさ
れるデータを説明する図、第３図は本発明の第２
実施例のブロツク図、第４図はレーシングを説明
する図である。 １…スキヤンイン・アウト対象、２―Ａないし
２―Ｄ…レジスタ、３―１と３―２…OR回路、
４…スキヤン・アドレス・レジスタ、５…スキヤ
ン・データ・レジスタ、６…デコーダ、７…スキ
ヤンイン・データ線、８…スキヤンアウト・デー
タ線、９…論理回路、１０―１と１０―２…OR
回路。
Claims (1)
- 【特許請求の範囲】 １ 通常は演算回路などの入出力バツフアとして
パラレルイン・アウト動作を行うレジスタをスキ
ヤンイン・アウト時にシリアルイン・アウト動作
を行わせるように構成されたスキヤンイン・アウ
ト方式において、上記各レジスタのシリアルイン
端子をゲートを介してスキヤンイン・データ線に
接続すると共に各レジスタのシリアルアウト端子
をゲートを介してスキヤンアウト・データ線およ
び自レジスタのシリアルイン端子に接続し、上記
スキヤンイン・データ線の端をスキヤン・デー
タ・レジスタのシリアルアウト端子に接続し、上
記スキヤンアウト・データ線を上記スキヤン・デ
ータ・レジスタのシリアルイン端子に接続し、レ
ジスタの動作モード情報、転送データの大きさを
示す情報・スキヤンイン・アウトすべきレジスタ
を指す行列情報および同一行のレジスタの全てに
同一データをセツトすべきか否かを示すフラグ情
報をスキヤン・アドレス・レジスタにセツトし、
当該スキヤン・アドレス・レジスタの内容に従つ
てスキヤンイン・アウトを行うよう構成されたこ
とを特徴とするスキヤンイン・アウト方式。 ２ パラレルイン・アウトおよびシリアルイン・
アウト動作を行い得る各レジスタに、シリアルア
ウトされたデータが再びシリアルインできる経路
を設け、上記スキヤン・アドレス・レジスタの動
作モードがループを指定しているときには、シリ
アルアウトされたデータを再びシリアルインする
動作を該当するレジスタが行うよう構成されてい
ることを特徴とする特許請求の範囲第１項記載の
スキヤンイン・アウト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57155361A JPS5945560A (ja) | 1982-09-07 | 1982-09-07 | スキヤンイン・アウト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57155361A JPS5945560A (ja) | 1982-09-07 | 1982-09-07 | スキヤンイン・アウト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5945560A JPS5945560A (ja) | 1984-03-14 |
| JPS6250859B2 true JPS6250859B2 (ja) | 1987-10-27 |
Family
ID=15604227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57155361A Granted JPS5945560A (ja) | 1982-09-07 | 1982-09-07 | スキヤンイン・アウト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945560A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239834A (ja) * | 1984-05-14 | 1985-11-28 | Nec Corp | 集積回路 |
| JPH0786825B2 (ja) * | 1988-06-10 | 1995-09-20 | 三洋電機株式会社 | 乗算器を内蔵するデータ処理装置のテスト方法 |
-
1982
- 1982-09-07 JP JP57155361A patent/JPS5945560A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5945560A (ja) | 1984-03-14 |
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