JPS6250940A - 主記憶装置制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 中央処理装置からのメモリアクセスで、中央処理装置の
クロック停止を行い、主記憶装置側からの応答信号で上
記クロック停止を解除し、データ処理を行う主記憶装置
制御方式において、上記主記憶装置からの応答信号を、
クロック停止解除用の第１の応答信号と、従来と同様な
タイミングで発生される第２の応答信号との２つの信号
に分け。

先に発行される第１の応答信号に基づいてクロソり停止
を解除することにより、クロック解除からデータ取り込
み用クロック発生までのロスタイムをなくシ、中央処理
装置によるメモリアクセスを高速化している。

〔従来の技術と問題点〕

一般に、主記憶装置に対するアクセス要求は。

中央処理装置からのアクセス要求と、チャネル装置から
のダイレクトメモリアクセス（ＤＭＡ）要求とがある。

主記憶装置は、アクセス要求信号とアクセス応答信号で
動作する。中央処理装置は。

処理の高速化のため、中央処理装置からのメモリアクセ
ス要求後、主記憶装置側から応答信号があるまで、クロ
ックを停止する。

第３図は従来方式によるタイムチャートを示している。

中央処理装置が、リードのアクセス要求Ｒｅａｄ　ＲＥ
Ｑを出すと、主記憶制御装置は、バスをビジー状ｇｃＰ
ＢｓＹとして、アクセス要求信号５ＲＶｉ　（サービス
イン信号）を主記憶装置へ送る。主記憶装置は。

データの用意ができると、応答信号５ＲＶＯ（サービス
アウト信号）をデータＤＡＴＡｘｘと共に送出し、主記
憶制御装置は、応答信号ＡＮＳを中央処理装置へ送る。

中央処理装置は、この信号により、クロック停止を解除
し、そのクロックに同期してデータＤＡＴＡｘｘをレジ
スタにセントするデータ取り込み用クロックＤＡＴＡ　
ＳＥＴを作成する。

〔発明が解決しようとする問題点〕

第３図に示すような従来の方式では、主記憶装置は、ア
クセス要求があったデータＤＡＴＡｘｘをバスに載せる
タイミングで、応答信号５ＲＶＯを送出する。

中央処理装置は、この応答信号５ＲＶＯに基づく応答信
号ＡＮＳにより、クロック停止を解除し、処理を再開す
る。従って９本来、応答信号５ＲＶＯと同時にデータの
取り込みが可能であるにもかかわらず。

中央処理装置がデータを実際に取り込むまでの間に、ク
ロック解除からデータ取り込み用クロック発生までのロ
スタイムが発生することになる。なお、チャネル装置か
ら主記憶装置へのアクセス要求等の場合には、クロック
停止が行われないため。

即座にデータを取り込むことが行われている。

〔問題点を解決するための手段〕

本発明は上記問題点の解決を図り、中央処理装置におけ
るメモリ・データ取り込み時のロスタイムをなくす手段
を提供する。

第１図は本発明の基本構成ブロック図を示す。

第１図において、１０は命令をフェッチして実行しデー
タを処理する中央処理装置、１１は主記憶制御装置、１
２は主記憶装置、１３はデータの入出力を制御するチャ
ネル装置、１４はバス使用に関する優先排他制御を行う
バス競合制御部、１５は主記憶装置１２における制御信
号の送受信を行う送受信回路、１６は記憶情報の消失を
防ぐリフレッシュ信号を送出するリフレッシュ回路、１
７は外部からのアクセスとリフレッシュとの競合を制御
する競合回路、１８は主記憶装置１２における各種制御
信号を発生するタイミング発生回路。

１９は中央処理装置１０に対してクロック停止の解除を
指示する第１の応答信号５ＲＶＯＩを発生する第１応答
信号送出回路、２０は読み出しデータの送出に同期して
出力される第２の応答信号５ＲＶＯ２を発生する第２応
答信号送出回路、２１はダイナミック・メモリ　（ＤＲ
ＡＭ）で構成されるメモリアレイ、２２はメモリアレイ
２１に対するデータを送受信するデータ送受回路、２３
はデータ転送用バスを表す。

主記憶装置１２は、主記憶制御装置１１を介して、中央
処理装置１０およびチャネル装Ｗ１３からリード／ライ
トのアクセスがなされ、そのデータを記憶する。主記憶
制御装置１１は、バス競合制御部１４により一、データ
転送用バス２３の空き状態／ビジー状態の管理を行い、
中央処理装置１０からのアクセス要求またはチャネル装
置１３からのＤＭＡ要求に対して、主記憶装置１２を制
御する。

主記憶装置１２に対するアクセス要求に対しては、主記
憶装置１２から主記憶制御装置１１へ応答信号が送られ
るが９本発明の場合、特にタイミング発生回路１８にお
いて、第１応答信号送出回路１９と第２応答信号送出回
路２０とにより、それぞれ第１の応答信号５ＲＶＯＩお
よび第２の応答信号５ＲＶＯ２が生成され、これらの信
号が、送受信回路１５を介して送出される。

第１の応答信号５ＲＶＯＩは、中央処理装置１０におけ
るクロック停止の解除に関するタイミングを与える。第
２の応答信号５ＲＶＯ２は、第３図で説明した従来の応
答信号５ＲＶＯと同様なタイミングで生成され、チャネ
ル装置１３等に関連する応答信号として用いられると共
に、データ転送用バス２３の解放のタイミングを与える
。

第１の応答信号５ＲＶＯ１は、第２の応答信号５ＲＶＯ
２よりも、中央処理装置１０におけるクロ・ツク停止の
解除からデータ取り込み用クロック発生までの時間に相
当する時間だけ先行して送出されるようになっている。

〔作用〕

タイミング発生回路１８において、アクセス要求が通知
されてから、メモリアレイ２１に制御信号を与え、メモ
リアレイ２１にアクセスして、アクセス・データを、デ
ータ送受回路２２を介して。

データ転送用バス２３に送り出すまでの時間は。

論理回路の動作時間に関連するので、予め知ることがで
きる。また、中央処理装置１０において。

応答信号があってから、クロック停止を解除し。

データ取り込み用クロックを発生するまでの時間につい
ても、はぼ固定していて既知である。

そこで、タイミング発生回路１８は、従来の応答信号に
相当する第２の応答信号５ＲＶＯ２を送出するより、ク
ロック停止の解除からデータ取り込み用クロック発生ま
での時間に相当する時間だけ先行して第１の応答信号５
ＲＶＯＩを送出する。

中央処理装置ｌＯは、この第１の応答信号５ＲＶＯ１に
基づく信号によって、動作を開始すれば、ちょうど第２
の応答信号５ＲＶＯ２と共にデータが送出されたときに
、即座にデータ取り込み用クロックにより、データを取
り込むことができる。

〔実施例〕

第２図は本発明の一実施例に係るタイムチャートを示す
。

中央処理装置１０は、主記憶装置１２の記憶している内
容をリードする場合に、マイクロプログラム制御によっ
て、メモリアクセス要求レジスタ（図示省略）にアクセ
ス要求をセットすることにより、ＣＰＵクロックに同期
して、リードのアクセス要求Ｒｅａｄ　ＲＥＱを、主記
憶制御装置１１へ送る。

中央処理装置１０は、アクセス要求Ｒｅａｄ　ＲＥＱを
送出後、所定のタイミングでクロックを停止し、これに
よりマイクロプログラムの実行を中断し、主記憶装置１
２からの第１の応答信号５ＲＶＯＩによる応答信号ＡＮ
Ｓを待つ。

主記憶制御装置１１は、バス競合制御部１４により、チ
ャネル装置１３との競合状態を調べ、チャネル装置１３
からのアクセス要求が出されていない場合に、中央処理
装置１０からのアクセス要求Ｒｅａｄ　Ｒ１１！Ｑを受
は付けてビジー状態ＣＰＢＳＹとし。

メモリアクセスに関するリードシーケンスに入る。

ビジー状態ＣＰＢＳＹとなることにより、主記憶制御装
置１１は、アクセスするメモリのアドレスと。

メモリアクセス要求信号ＳＲＶ　ｉとを、主記憶装置１
２へ送る。第２図かられかるように１以上の動作は、従
来の場合と同様である。

主記憶装置１２は、主記憶制御装置１１から送出された
アドレスと、メモリアクセス要求信号Ｓｌ？Ｖｉとによ
って動作を開始し、指定されたアドレスのリードシーケ
ンスに入る。タイミング発生回路１８による所定のタイ
ミングで、メモリアレイ２１からのデータのサンプリン
グが行われ、第２応答信号送出回路２０による第２の応
答信号５ＲＶＯ２と同時に、読み出したデータＤＡＴＡ
ｘｘが主記憶制御装置１１へ送られる。

第１応答信号送出回路１９は、この第２の応答信号５Ｒ
ＶＯ２の発生に先立ち、第１の応答信号５ＲＶＯ１を発
生させ、主記憶制御装置１１へ送る。主記憶制御装置１
１は、第１の応答信号５ＲＶＯＩを受は取ると、応答信
号ＡＮＳを中央処理装置１０へ送る。

中央処理装置１０は、この応答信号ＡＮＳで、クロツク
停止の解除を行い、マイクロプログラムの実行を再開す
る。それと共に、メモリデータをセットするデータ取り
込み用クロックＤＡＴＡ　ＳＥＴを作成し、上記第２の
応答信号５ＲＶＯ２により保証されたデータＤＡＴＡｘ
ｘを、レジスタヘセットする。

主記憶制御装置１１において、第１の応答信号５ＲＶＯ
１により、中央処理装置１０へ応答信号ＡＮＳを送るこ
と以外の処理は、第２の応答信号５ＲＶＯ２によって従
来と同様に行われる。これにより、一連のメモリリード
動作が終了する。

第２図に示すように、第２の応答信号５ＲＶＯ２の発生
時点で、データ取り込み用クロックＤＡＴＡ　Ｓｌｌ！
Ｔが確定していれば、中央処理装置１０のメモリアクセ
ス時間は、最適値となる。

〔発明の効果〕

以上説明したように９本発明によれば、主記憶装置から
の応答信号を２つに分け、第１の応答信号５ＲＶＯＩ　
と第２の応答信号５ＲＶＯ２とを設けて、中央処理装置
側のクロック停止解除からデータ取り込み用クロック発
生までの時間を見込んだ値で。

第１の応答信号５ＲＶＯＩを先に送出するようにしてい
るので、第２の応答信号５ＲＶＯ２と同時に送出された
データを即座に取り込むことができるようになり、メモ
リアクセス時間を短縮することが可能になる。

【図面の簡単な説明】

第１図は本発明の基本構成ブロック図、第２図は本発明
の一実施例タイムチャート、第３図は従来方式によるタ
イムチャートを示す。 図中、１０は中央処理装置、１１は主記憶制御装置、１
２は主記憶装置、１日はタイミング発生回路、１９は第
１応答信号送出回路、２０は第２応答信号送出回路を表
す。 特許出願人　　パナファコム株式会社 代理人弁理士　　森１）寛（外１名） 第　３　図

Claims (1)

1. 【特許請求の範囲】 データを記憶する主記憶装置（１２）と、該主記憶装置
   （１２）にアクセス要求を出す中央処理装置（１０）と
   を備え、上記中央処理装置（１０）は、上記主記憶装置
   （１２）に対してリード要求を出すと、上記主記憶装置
   （１２）側からの応答信号が返るまで、クロックを停止
   するようにされた主記憶装置制御方式において、 上記主記憶装置（１２）は、データのリード要求に対し
   て、上記中央処理装置（１０）における上記クロック停
   止の解除を指示するトリガとなる第１の応答信号（ＳＲ
   ＶＯ１）と、読み出しデータの送出に同期して出力され
   る第２の応答信号（ＳＲＶＯ２）とを送出する手段（１
   ８）を備え、 上記第１の応答信号（ＳＲＶＯ１）は、上記中央処理装
   置（１０）における上記クロック停止の解除からデータ
   取り込み用クロック発生までの時間に相当する時間だけ
   、上記第２の応答信号（ＳＲＶＯ２）より先に送出され
   るよう構成され、 上記第１の応答信号（ＳＲＶＯ１）に基づいて、上記中
   央処理装置（１０）における上記クロックの停止を解除
   し、データ取り込み用クロックを発生させると共に、上
   記第２の応答信号（ＳＲＶＯ２）に基づいて、データ転
   送用バス（２３）を解放するようにしたことを特徴とす
   る主記憶装置制御方式。