JPS6250948A - 車載用電子制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は特に自動車の内燃機関や変速機等を制御する
車載用電子御装置に関するものでらる。

〔従来の技術〕

近年のマイクロプロセッサ技術の発展に伴い自動車にお
いても例えば内燃機関の制御や変速機の制御、さらには
インスツルメントパネルの表示等にマイクロプロセッサ
が使用されておシ、１台の自動車に多数のマイクロプロ
セッサが塔載されることが一般的となってき友。従来、
これら複数のマイクロプロセッサは互いに関係すること
なく独立に機能する様に構成されていたが、自動車全体
の電子制御機能向上の観点からこれら複数のマイクロプ
ロセッサで行なわれている制御を互いに関連させ、全体
として統括された装置構成が要望されてきておシ、また
このような装置が提案されている。例えば特開昭５７−
１５５６０３号公報等に示すように、マイクロプロセッ
サと入出力回路から成る複数組の電子制御装置とこれら
を統括する１個の主フィクロプロセッサから成る装置が
提案されている。またこのように複数のマイクロプロセ
ッサを結合させる方式として、従来より種々のものが提
案されており、例えばオートメーション第２９巻１３号
においてはいわゆるマルチマイクロプロセッサシステム
に関してシステムａＺスによる結合方式等池数の方式が
記載されている。

〔発明が解決しようとする問題点〕

しかし、自動車特に乗用車においてはそれに塔載される
電子制御装置の価格は他の産業分野のそれと比較して極
めて安価なものとする必要がおるため、例えば上述した
ようなシステム／ぐスによる結合等の一般的手法を用い
た場合、装置の価格は自動車用としては極めて高価なも
のとなシ、価格的に自動車への塔載が不可能となってし
まう。また上記特開昭５７−１５５６０３号公報に示さ
れたように、複数のプロセッサを統括するための主プロ
セツサなるものを新たに用いた場合もその分の価格の上
昇をもたらすという問題がおる。

ところで車載用フィクロプロセッサで行なわれている制
御内容の実例を見た時、その多くは、論理演算機能や、
タイー＝ｒ機能（計時機能）、または特定の事象が発生
したことを計数するカウンタ機能等の、いわゆるシーケ
ンス制御機能を多数含んでいる。例えば、エンジンの冷
却水温が５０度Ｃ以下であってかつ、該エンジンの回転
数が１０００回転以下であシ、さらにアイドルスイッチ
が３回以上動作したならばその時点より１０ｓｅｃ経過
の後所定のソレノイＰパルプを駆動する、といったよう
なシーケンス制御でおる。ところがこのようなシーケン
ス制御はマイクロプロセッサにとって必ずしも得意とす
るところではなく、むしろ不得手な制御内容である。多
くのマイクロプロセッサは例えば４則演算やデータの検
索等を行なうように構成されており、自動車の制御に関
して言えば、エンジン回転数の算出やスロットル弁開度
の変化速度の算出、またはイグニッションの点火に関７
るラッピングされた点火進角データの検索およびその補
間計算等が得意とする処理である。このようなマイクロ
プロセッサを使用して上述のシーケンス制御を行なおう
とすると多くのプログラムメモリを必要とし、また処理
実行時間も長くなシ、プロセッサの使用状態としては甚
だ効率の悪いものとなってしまう問題があつ友。

この発明は上記の問題に鑑みなされたもので、安価で高
機能な車載用電子御装置を得ることを目的とする。

〔問題点を解決する九めの手段〕

この発明に係る車載用電子御装置は、マイクロプロセッ
サの外部に、このマイクロプロセッサの機能を補うもの
としてプロセッサを設けて、これらを２ポートＲＡＭを
介して接続し、シーケンス制御をコプロセッサで行なう
ようにしたものである。

〔作用〕

この発明においては、マイクロプロセッサが不得手とす
るシーケンス制御の処理をコプロセッサで行なうように
したため、それによって生じるマイクロプロセッサの処
理能力の余剰を他の制御に充当することができ、従って
従来複数のマイクロプロセッサで行なっていた各制御を
一つのマイクロプロセッサで統合して行なえる。

〔実施例〕

以下、この発明の一実施例による車載用電子御装置を図
について説明する。

第１図は全体の構成を示すブロック図であシ、図ニオい
てｌＯはマイクロプロセッサ、２０は自動車の運転状態
等を検出する各種センサからの信号を介する入力インタ
フェース回路、３０は自動車の各７クチユエータ等を駆
動する出力インノフェース回路、４０は前述したシーケ
ンス制御を処理するコプロセッサである。なお、このコ
プロセッサの概念は、マイクロプロセッサと平行または
直列に動作し、マイクロプロセッサに備えられていない
機能を補う専用プロセッサであシ、従来よシある例とし
ては、タイマを内蔵した専用Ｉ／Ｑプロセッサ、ＣＲＴ
への描画処理を行なうＣＲＴコントローラ等がある。こ
のような構成においてマイクロプロセッサ１０は、入力
インタフェース回路２０を介して自動車の運転状態を知
シ、その状態に応じて出力インタフェース回路３０を介
し各７クチユエータ等の制御を行なシ。この制御のうち
、上述したタイマ処理、カウンタ処理および論理演算処
理等のシーケンス制御処理はコグロセツテ４０が行なう
。即ちコプロセッサ４０ｕマイクログロセツサ１０にて
読み込まれ次入力信号、ま次は該マイクログロセツ？１
０にて算出された演算結果等を入力として予めプログラ
ムされ九手順に従いシーケンス処理を行ない、その結果
をマイクログロセツｆ１０へ出力する。

第２図はコクロセツサ４０の構成を示すブロック図であ
る。この第２図において、４１Ｆｉ論理禎や論理和等の
演算を実行する論理演算回路、４２は所定の事象が発生
し念後一定の時間を設定するタイマ回路、４３は所定の
事象が発生した回数を計数するカウンタ回路、４４は上
記マイクログロセツ４？″１０のアドレスバス、５Ｐ−
タパスおよびチツフセレクト信号等のタイミング制御信
号からなるシステムバスＳＢにて該プロセッサ１０と双
方向的に接続され、かつ上記各回路４１，４２．４３の
アドレスノぐス、データバスおよび各タイミング制御信
号からなるローカルバスＬＢにて該各回路４１゜４２．
４３と双方向的に接続された２ポートＲＡＭ（２方向か
らのアクセスが可能なＲＡＭ）、４５は上記各回路４１
，４２．４３の処理手順（インストラクション）が予め
記憶されているプログラムメモリ、４６はこのプログラ
ムメモリ４５の出力をデコードし、上記各回路への制御
信号を発生するデコーダ、４７は該プログラムメモリ４
５の読み出しアドレスを設定するプログラムカウンタで
おる。

このように構成されたコプロセッサ４０ｉｄ、装置の電
源投入時、リセット回路（図示せず）の作用により、回
路各部はしかるべき状態に初期設定される。このリセッ
ト回路は、コクロセッサ内部に構成してもよいし、また
、該プロセッサ外部からのリセット信号、例えば前記フ
ィクロプロセッサ！０のリセット信号、を印加する様に
構成してもよい。このリセット信号の解除後、グログラ
ムカウンタ４７はクロック回路（図示せず）から発生さ
れるクロックを順次かつ、巡回的に計数することＫより
プログラムメモリ４５へのアドレスを発生する。例えば
、該プログラムメモリ４５の全語数が１０００の場合、
プログラムカウンタ４７は０より９９９’！で、クロッ
クに同期して１つずつ順次カウントアツプされ、９９９
に至つ九稜は再度Ｏとなり、以降これを巡回的に〈夛返
す。なお、このクロック回路は、先に述べ之リセット回
路と同様フクロセツサ４０内に構成してもよいし、ま九
該プロセッサ４０外部からのクロック信号、例えば前記
フィクロプロセッサｌＯのシステムクロックを印加する
ようにしてもよい、このようにしてプログラムメモリ４
５からその先頭アドレスよりＰＩＸ次読み出されたイン
ストラクションは、デコーダ４６にてデコードされ、こ
のデコーダ４６は該インストラクションの内容に応じて
上記各回路４１゜４２．４３へ制御信号を出力する。論
理演算回路４１、タイマ回路４２．カウンタ回路４３の
各回路は、前記２ポートＲＡＭ４４に書かれているデー
タを入力とし、上記デコーダ４６からの制御信号に応じ
て、それぞれ論理演算、タイマ処理、カウント処理を行
ない、その結果を該２ポート　ＲＡＭ４４へ出力する。

マイクロプロセッサｌＯは、この２ポートＲＡＭ４４へ
出力されたシーケンス処理の結果を参照して以降の制御
処理を行なう。例えば簡単な例として、自動車の運転状
態を示すスイッチが４つラシ、この４つのスイッチすべ
てがＯＮした時に、所定のラングを点燈させる、という
制御を行なう場合、マイクログロセツ？１０は入力イン
タフェース回路２０を介してこの４つのスイッチの状態
を読みとシ、その結果を２ポートＲＡＭ４４の所定のア
ドレスへ格納しておく。−万、コクロセツサ４０はこの
２／−ＩＲＡＭ４４に格納された４つのスイッチの状態
の論理積をとり、その結果を該２／　−トＲＡＭ４４の
他のアドレスへ格納する。そしてフィクロプロセッサ１
０は、この２ポートＲＡＭ４４に格納された論理積の結
果により上記所定のラングを前記出力インタフェース回
路３０を介して点燈、または消煙させる。

次に上記論理演算回路４１．タイマ回路４２゜およびカ
ウンタ回路４３の動作を具体的なインストラクションの
構成の一例と対応させて説明する。

なお、以下の説明では上記システムバスＳＢのデータバ
スおヨヒローカルバスＬＢのデータバスともに８ビツト
構成であり、また、クロダラムメモリ４５も１語が８ビ
ツトにて構成されている場合を例にとっている。

第３図（＆）は論理演算回路４１に対するインストラク
ションの一例を示し、このインストラクションは図に示
すように２ステツグ（２バイト）にて構成されている。

図中第１バイト目の上位２ピツト（ＢＩＴ７．ＢＩＴ６
）はインストラクションの作用対象がどの回路であるか
を示すものであシ、論理演算回路４１の場合、両ピット
ともに０である。第５ビツト（ＢＩＴ５）は該回路４１
への入力■か、該回路４１からの出力Ｏかを示し、ｌの
場合は入力、０の場合は出カフら６°ｊＯＢＩＴ５が入
力■指定である場合、次のビット（ＢＩＴ４）Ｋよ、９
、その入力との論理積をとるのかま之は論理和をとるの
かの°指定が行なわれる。この場合１の特撰であシ、０
０時和である。次のビット（ＢＩＴ３　）は、信号の反
転（イン°＜ぐ−ト）、非反転（ノンインバート）を指
定するもので、ｌの時インバート（Ｉ）であ＃）００時
ノンインバー）（ＮＩ）である。例えばＢＩＴ５が出力
指定であって、このＢＩＴ３がインバート（１）指定で
あれば、論理演算の結果が反転して出力される。以降の
３ピツト（ＢＩＴＯ〜ＢＩＴ２）は入出力対象となる２
ポートＲＡＭ４４のビット指定で１）、次の第２バイト
目は全ビットにてこのＲＡＭ４４のアドレスを指定する
。例えば上記ＢＩＴ５が入力指定で、ビット指定が３、
かつ、ＲＡＭアドレス指定が５０の時、２ポートＲＡＭ
４４０５０番地のビット３が入力され論理演算が行なわ
れる。

次に２人力の論理積をとシその結果を反転して出力する
、という簡単な演算を例にと９インストラクシヨンの具
体例を第３図（ｂ）に示す。図に示すようにステップｌ
および２にて２ポートＲＡＭ４４の１００番地の第２ビ
ツトが該回路４１に入力され、次にステップ３および４
にてこの入力結果と、該２＄−トＲＡＭ４４の１０１番
地の第３ビツトとの論理積がとられ、さらにステップ５
および６にてこの論理積の結果が反転されて２／−）Ｒ
ＡＭ４４０１０２番地の第７ビツトに出力される。なお
、この論理演算にて、その途中結果、例えば２人力のう
ちの１つ目を入力した結果は該２ポートＲＡＭ４４０所
定番地に格納される。また、この所定番地の内容は、上
記リセット時およびインストラクションのＩ１５指定ピ
ット（ＢＩＴ５）にて出力が指定され九時にクリアされ
る。

次に第４図（ａ）にタイマ回路４２に対するインストラ
クションの具体例を示す。このインストラクションは６
ステツグ（６バイト）にて構成されている。図中、第１
バイト目の上位２ピツト（ＢＩＴ７゜ＢＩＴ６）は前記
論理演算回路４１の場合と同様、インストラクションの
作用対象がどの回路であるかを示し、タイマ回路４２の
場合、ＢＩＴ７＝Ｏ。

ＢＩＴ６＝１である。タイマのトリが（起動）は第２番
目のインストラクションにて示される前記２／−）ＲＡ
Ｍ４４のアドレスの内容のうち、第１番目のインストラ
クションのＢＩＴ３〜ＢＩＴ５にて指定されるビットが
Ｏから１へ変化し九時に行なわれる。この時設定される
２４１時間は第４番目のインストラクションと、第５番
目のインストラクションのＢＩＴ３〜ＢＩＴ７にて移し
換えられる。この９ち、第４番目のインストラクション
はタイマ時間を設定するデータの上位８ビツトを構成し
、第５番目のインストラクションのＢＩＴ３〜ＢＩＴ７
は該データの下位５ビツトを構成する。即ち該データは
１３ビツトにて構成されている。次にタイツのリセット
は第３番目のインストラクションにて指定される２／−
）ＲＡＭ４４のアドレスのうちの、第１番目のインスト
ラクションのＢＩＴＯ〜ＢＩＴ２にて指定されるビット
力１の時打なわれる。以上のタイマ処理の結果は第６番
目のインストラクションにて指定される２ポ−トＲＡＭ
４４のアドレスの内容のうちの第５番目のインストラク
ションのＢＩＴＯ〜ＢＩＴ２にで指定されるピットにセ
ットされる。このインストラクションの具体例をＭ４図
（ｂ）に示す。この例では、タイマのトリガ条件は２ポ
ートＲＡＭ４４の２００００番地ＩＴ３の信号で移され
、またそのタイマ時間のデータは１０００であり、リセ
ツ）４件は２ポートＲＡＭ４４の２０１０１番地ＩＴ４
の信号で移され、以上のタイマ処理の結果は２ポートＲ
ＡＭ４４の２０２０２番地ＩＴ５に設定される。

即ち、肢ＲＡＭ４４の２００００番地ＩＴ３がＯから１
へ変化した時点でタイ１時間のデータ１０００が該ＲＡ
Ｍ４４の所定の番地に設定され、以降所定のクロック信
号にてこれがカウントダウンされ、その間に２０１０１
番地ＩＴ４が１となればこの該ＲＡＭ４４の所定番地の
カウント値は０にクリアされる。そして、このカウント
値が００時、即ちタイマがＯＦＦの時、該ＲＡＭ４４の
２０２０２番地ＩＴ５はＯにリセットされ、該カウント
値が０でない時、即ちタイマがＯＮしている時、該２０
２０２番地ＩＴ５はｌにリセットされる。なお、上記ク
ロック信号はフグロセツサ４０内部にて構成してもよい
し、また外部よシ印加するようにしてもよい。例えばこ
のクロック周期が１　ｍ５ｅｃである場合、上記具体例
のタイマ時間は２０００　ｍ５ｅｃとなる。

次に第５図（ａ）にカウンタ回路４３に対するインスト
ラクションの構成の一例を示す。このインストラクショ
ンは４ステツプ（４バイト）にて構成されている。図中
第１バイト目の上位２ビツト（ＢＩＴ６．ＢＩＴ７）は
インストラクションの作用対象回路を示し、カウンタ回
路４３の場合ＢＩＴ６＝Ｏ、ＢＩＴ７＝１である。カウ
ンタのトリガ（カウントアツプ）は、第２番目のインス
トラクションにて指定される２ポートＲＡＭ４４の番地
の内容のうちの第１番目のインストラクションのＢＩＴ
３〜ＢＩＴ５にて指定されるピットがＯから１へ変化し
た時に行なわれる。このカウント結果は第４番目のイン
ストラクションにてその番地が指定される該ＲＡＭ４４
へ格納される。

このコプロセッサ４００例では該ＲＡＭ４４を１語長８
ビットとしているのでカウントできる最大値は２５５で
ある。このカウンタのリセットは、第３番目のインスト
ラクションにてそのアドレスが指定される該ＲＡＭ４４
のうちの上記第１番目のインストラクションのＢＩＴＯ
〜ＢＩＴ２にて指定されるピットが１の時打なわれる。

第５図（ｂ）にインストラクションの具体例を示す。こ
の例ではカウンタのトリガ条件は該ＲＡＭ４４の５０番
地のＢＩＴ５にて移し換えられ、またリセット条件は該
ＲＡＭ４４０５１番地のＢＩＴ６にて移し換えられ、以
上のカウント結果は該ＲＡＭ４４５２番地に格納される
。即ち、核ＲＡＭ４４０５０番地のＢＩＴ５が０から１
へ変化したことを検出するごとに５２番地の内容は１つ
ずつ最大２５５　ｔでカウントアツプされ、５１番地の
ＢＩＴ６がｌになったことを検出し九時点での５２番地
の内容はＯにクリアされる。

以上説明したコプロセッサ４０の構成は、マイクロプロ
セッサ１０の構成と比較してはるかに簡易なものであシ
、例えばゲートアレイ等の安価なデバイスにより容易に
実現し得るものである。

〔発明の効果〕

以上説明したようにこの発明によれば、マイクロプロセ
ッサの外部にシーケンス制御処理を実行するコプレツサ
を設けてマイクロプロセッサの処理能力を向上させ、そ
れにより従来複数のマイクロプロセッサで行なっていた
各制御を一つのマイクロプロセッサに統合するようにし
たので、安価でかつ高機能な車載用電子御装置が得られ
る効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による車載用電子御装置の
構成を示すブロック図、第２図は同車載用電子御装置の
コグΩセッサの構成を示すブロック図、第３図（ａ）　
（ｂ）はそれぞれ同車載用電子御装置の論理演算処理に
関するインストラクションの構成を示す図、第４図（ａ
）　（ｂ）はそれぞれ同車載用電子御装置のタイマ処理
に関するインストラクションの構成を示す図、１ｇ５図
（ａ）　（ｂ）はそれぞれ同車載用電子御装置のカウン
タ処理に関するインストラクションの構成を示す図であ
る。 １０・・・−ｒイクロクロセツサ、２０・・・入力イン
タフェース回路、３０・・・出力インタフェース回路、
４０・・・コプロセッサ、４１・・・論理演算回路、４
２・・・タイマ回路、４３・・・カウンタ回路、４４・
・・２ポートＲＡＭ、４５・・・クロダラムメモリ、４
６・・・デコーダ、４７・・・クロダラムカウンタ。

Claims (1)

【特許請求の範囲】
1. マイクロプロセツサと、このマイクロプロセツサのアド
   レスバス，データバスおよびタイミング制御信号からな
   るシステムバスにより該マイクロプロセツサに接続され
   る２ポートＲＡＭと、この２ポートＲＡＭの他のアドレ
   スバス，データバスおよびタイミング制御信号からなる
   ローカルバスにて該２ポートＲＡＭと接続され、上記マ
   イクロプロセツサまたはそれ自身により該２ポートＲＡ
   Ｍに書き込まれたデータを入力としてタイマ処理，カウ
   ンタ処理および論理演算処理等のシーケンス制御処理を
   実行し、その結果を該２ポートＲＡＭに出力するシーケ
   ンス演算回路と、このシーケンス演算回路の処理手順が
   予めプログラムされたプログラムメモリと、このプログ
   ラムメモリにプログラムされた処理手順を順次読み出す
   プログラムカウンタと、この読み出された内容をデコー
   ドし、上記シーケンス演算回路の制御信号を得るデコド
   回路とを備えたことを特徴とする車載用電子御装置。