JPH01161448A - 開発支援特徴を具えるデータプロセツサ - Google Patents
開発支援特徴を具えるデータプロセツサInfo
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- JPH01161448A JPH01161448A JP63274342A JP27434288A JPH01161448A JP H01161448 A JPH01161448 A JP H01161448A JP 63274342 A JP63274342 A JP 63274342A JP 27434288 A JP27434288 A JP 27434288A JP H01161448 A JPH01161448 A JP H01161448A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/362—Debugging of software
- G06F11/3648—Debugging of software using additional hardware
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/323—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for indirect branch instructions
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、一般に、システムと一緒忙使用１７ようと
する開発システムの機能性にを強化し、】自軸性を減ら
す特徴を有するデータプロセッサに関する。さらに特に
、この発明は命令を直列インクエ オくスによって受は取る際の動作のデバッグモー・ドを
持ったデータプロセッサに関する。
する開発システムの機能性にを強化し、】自軸性を減ら
す特徴を有するデータプロセッサに関する。さらに特に
、この発明は命令を直列インクエ オくスによって受は取る際の動作のデバッグモー・ドを
持ったデータプロセッサに関する。
開発システムはデータプロセッシングシステムと関連し
て、ハードウェアとソフトウェアの両方の”デバッグ中
の援助のために使用される。開発システムの代表的な機
能は、各種システムレジスタとその他の内容を検査し、
おそらくは変更するために、データプロセッサの実行を
停止し、ソフトウェアの実行を追跡し、区切点（ｂｒｅ
ａｋｐｏｉｌｔ）の挿入と区切点の応答を含んでいる。
て、ハードウェアとソフトウェアの両方の”デバッグ中
の援助のために使用される。開発システムの代表的な機
能は、各種システムレジスタとその他の内容を検査し、
おそらくは変更するために、データプロセッサの実行を
停止し、ソフトウェアの実行を追跡し、区切点（ｂｒｅ
ａｋｐｏｉｌｔ）の挿入と区切点の応答を含んでいる。
単一集積回路として構成されたデータプロセッシングシ
ステムは、または幾つかのかかる集積回路の組合として
構成されたものでも、開発システ内部パス、レジスタ、
その他へのアクセスが開発システムに利用されることが
少なくなる。
ステムは、または幾つかのかかる集積回路の組合として
構成されたものでも、開発システ内部パス、レジスタ、
その他へのアクセスが開発システムに利用されることが
少なくなる。
従来技術の集積回路データプロセッシングシステムは特
定のオペレーテングモードがデバッキングと／またはエ
ミュレーションの目的のため利用されることは知られて
いる。特定のオペレーテングモードでは、システムは正
規（ｎｏｒｍａｌ）モードとしては通常命令を実行する
が、しかし実行されるべき命令を取出し、集積回路の外
部の場所から実行される。かかるすべてのシステムでは
、動作の正規モード（例えば通信ボート）でシステムに
より利用される１個又はそれ以上のシステム資源は開発
システムとの通信のためゆに特別なオペレーテングモー
ドのあいだ専用される。
定のオペレーテングモードがデバッキングと／またはエ
ミュレーションの目的のため利用されることは知られて
いる。特定のオペレーテングモードでは、システムは正
規（ｎｏｒｍａｌ）モードとしては通常命令を実行する
が、しかし実行されるべき命令を取出し、集積回路の外
部の場所から実行される。かかるすべてのシステムでは
、動作の正規モード（例えば通信ボート）でシステムに
より利用される１個又はそれ以上のシステム資源は開発
システムとの通信のためゆに特別なオペレーテングモー
ドのあいだ専用される。
従来技術の集積回路データプロセッシングシステムに現
れる他の開発支援特徴はプロセッサの停止と、ある内部
レジスタの読出し能力と、分離した、同一集積回路であ
るデバッグ機能を実行することを特に備えたステート機
械（ｓｔａｔｅ ｍａｃｈｉｎｅ）を動作する能力を含
んでいる。
れる他の開発支援特徴はプロセッサの停止と、ある内部
レジスタの読出し能力と、分離した、同一集積回路であ
るデバッグ機能を実行することを特に備えたステート機
械（ｓｔａｔｅ ｍａｃｈｉｎｅ）を動作する能力を含
んでいる。
開発支援特徴を有する従来技術のデータプロセッシング
システム全部はいくつかの不利な点を有する。例えば、
デバッグモードで使用するためシステム資源を充当する
ことは資源の普通の方法で使用されることを妨げ、かく
してこれら機能のエミュレートする余分の周辺回路が必
要となる。余分のオンチップデバッグ用機械を具備する
ことはかなシの余分の面積を集積回路上に要し、その故
、限られた数の特別な目的のデバッグ屋データプロセッ
サの使用にだけＷ適している。
システム全部はいくつかの不利な点を有する。例えば、
デバッグモードで使用するためシステム資源を充当する
ことは資源の普通の方法で使用されることを妨げ、かく
してこれら機能のエミュレートする余分の周辺回路が必
要となる。余分のオンチップデバッグ用機械を具備する
ことはかなシの余分の面積を集積回路上に要し、その故
、限られた数の特別な目的のデバッグ屋データプロセッ
サの使用にだけＷ適している。
従って、本発明の目的は、開発支援特徴を具えたデータ
プロセッサを提供することである。
プロセッサを提供することである。
更に、本発明の目的は、プロセッサの正規命令実行がデ
バッグ命令を実行するのに使用される交替動作モードを
有するデータプロセッサを提供す作モードのシステムに
利用し得るシステム資源の１つでない直列通信インタフ
ェースによる実行用に受信される交替動作そ−ドを有す
るデータプロセッサを提供することである。
バッグ命令を実行するのに使用される交替動作モードを
有するデータプロセッサを提供す作モードのシステムに
利用し得るシステム資源の１つでない直列通信インタフ
ェースによる実行用に受信される交替動作そ−ドを有す
るデータプロセッサを提供することである。
本発明のこれらの目的及び他の目的、利点は、複数のシ
ステム資源を有するデータプロセッサにより具備される
。そしてそのデータプロセッサは次の構成を具える。
ステム資源を有するデータプロセッサにより具備される
。そしてそのデータプロセッサは次の構成を具える。
即ち、命令を実行する第１手段、第１の複数命令の前記
第１手段の実行に従って、システム資源を利用する第２
手段、第２の複数命令の第１手段の実行に従って、シス
テム資源の少なくとも１っにアクセスを与える第３手段
を具える。
第１手段の実行に従って、システム資源を利用する第２
手段、第２の複数命令の第１手段の実行に従って、シス
テム資源の少なくとも１っにアクセスを与える第３手段
を具える。
本発明のこれらの目的及び他の目的、利点は、図面を１
緒に参照した下記の詳細説明から画業技術者には明らか
になるであろう。
緒に参照した下記の詳細説明から画業技術者には明らか
になるであろう。
開発支援特徴を有する本発明のデータプロセッサは、外
部的に制御されるパスにより命令が受信される交替動作
モードを具える。外部的に制御されるパスにより使用さ
れる接続は、正規動作モードのデータプロセッサにアク
セス可能な、いかなるシステム資源によっても共用され
ないが、正規モードにある他の開発支援特徴により使用
される。
部的に制御されるパスにより命令が受信される交替動作
モードを具える。外部的に制御されるパスにより使用さ
れる接続は、正規動作モードのデータプロセッサにアク
セス可能な、いかなるシステム資源によっても共用され
ないが、正規モードにある他の開発支援特徴により使用
される。
好ましい実施例において、集積回路マイクロコンピュー
タは、ＣＰＨのようなデータプロセッサを含む。ＣＰＵ
は、オンチップ周辺メモリをアクセスし、オフチップ周
辺メモリの外に、正規及び交替動作モードにおいて、そ
れがパスマスターとして動作する並列パスによってアク
セスする。交替そ一ドにおりて、 ＣＰＵは、ＣＰＵが
スレーブデバイステある直列パスによって命令を受信す
る。
タは、ＣＰＨのようなデータプロセッサを含む。ＣＰＵ
は、オンチップ周辺メモリをアクセスし、オフチップ周
辺メモリの外に、正規及び交替動作モードにおいて、そ
れがパスマスターとして動作する並列パスによってアク
セスする。交替そ一ドにおりて、 ＣＰＵは、ＣＰＵが
スレーブデバイステある直列パスによって命令を受信す
る。
用語−ａｓｓｅｒｔ”、 −ａｓｓｅｒｔｉｏｎ” 、
”ｎｅｇａｔｅ’ 。
”ｎｅｇａｔｅ’ 。
＠ｍｅｇａｔｉｏｎ”は“アクチブハイ”、′アクチブ
ロー”信号を混合して使用する時に混乱を避けるために
使用される。＠ａｓｓｅｒｔ”、’ ａｓｓｅｒｔｉｏ
ｎ”信号がアクチブまたは論理的には真であることを指
示するのに使用される。” ｎｅｇａｔｅ ”、＠ｎｅ
ｇａｔｉｏｉｎ″′は信号がインアクチブまたは論理的
には誤シが表明されていることを指示するのに使用する
。
ロー”信号を混合して使用する時に混乱を避けるために
使用される。＠ａｓｓｅｒｔ”、’ ａｓｓｅｒｔｉｏ
ｎ”信号がアクチブまたは論理的には真であることを指
示するのに使用される。” ｎｅｇａｔｅ ”、＠ｎｅ
ｇａｔｉｏｉｎ″′は信号がインアクチブまたは論理的
には誤シが表明されていることを指示するのに使用する
。
第１図は本発明の好ましい具体例に従った集積回路デー
タプロセッシングシステムのブロック図を図示する。マ
イクロコンピュータ１０は中央処理装置（ＣＰＵ）１１
、インタモジュールパス（ＩＭＢ）１２、直列通信イン
タフェース１３、オンボードメモリ１４、タイマモジュ
ール１５、システム総合モジュール（ＳＩＭ）１６よシ
なる。
タプロセッシングシステムのブロック図を図示する。マ
イクロコンピュータ１０は中央処理装置（ＣＰＵ）１１
、インタモジュールパス（ＩＭＢ）１２、直列通信イン
タフェース１３、オンボードメモリ１４、タイマモジュ
ール１５、システム総合モジュール（ＳＩＭ）１６よシ
なる。
以下詳細に述べるように、インタモジュールパスｎは多
重データ、アドレス、制御の信号線よシ成シ、マイクロ
コンピュータ１０以外の各構成品間の通信用に結合し、
かつ準備する。直列インタフェース１３はいくつかの直
列Ｉ１０ビンを使ってマイクロコンピュータ１０並びに
外部機器とシステムの間の同期及び又は非同期直列デー
タ転送を与える。
重データ、アドレス、制御の信号線よシ成シ、マイクロ
コンピュータ１０以外の各構成品間の通信用に結合し、
かつ準備する。直列インタフェース１３はいくつかの直
列Ｉ１０ビンを使ってマイクロコンピュータ１０並びに
外部機器とシステムの間の同期及び又は非同期直列デー
タ転送を与える。
メモリ１４はマイクロコンピュータ１０の役に立つプロ
グラムとの他のデータのために記憶場所を与える。タイ
マモジュール１５はいくつかのタイマピンを使用して入
力の取込み、出力比較、その他の各種時間機能を備える
。ＳＩＭ１６はＩＭＢ１２と外部パス間のインタフェー
ス、後述する詳細部を与え、またクロヅク信号の発生と
分配の如き成るシステム機能を与える。
グラムとの他のデータのために記憶場所を与える。タイ
マモジュール１５はいくつかのタイマピンを使用して入
力の取込み、出力比較、その他の各種時間機能を備える
。ＳＩＭ１６はＩＭＢ１２と外部パス間のインタフェー
ス、後述する詳細部を与え、またクロヅク信号の発生と
分配の如き成るシステム機能を与える。
ＩＭＢ １２への接続に加え、ＣＰＵＩＩはマイクロコ
ンピュータ１０のラベルＩＰＩＰＥ／ＤＳＯ、ＩＦＥＴ
ＣＨ／ＤＳＩ、ＢＫＰＴ／ＤＳＣＬＫ とそれぞれ参照
される３ピンに結合される。ＩＰＩＰＥ／ＤＳＯは出力
専用ピンで、ＣＰＵＩＩの動作モードに従い、命令パイ
グラインの同期（ＩＰＩＰＥ）またはデバッグ直列通信
（ＤＳＯ）用の外部開発システムに対し役に立つ信号を
与える。Ｉ ＦＥＴＣＨ／ＤＳ Ｉは両方向性ピンであ
シ、ＣＰＵ１１の動作モードに従い、命令パイプライン
同期（ＩＦＥＴＣＨ）またはデバッグ直列通信（ＤＳＩ
）用の外部開発システムに役に立つ。ＢＫＰＴ／ＤＳＣ
ＬＫは入力専用ピンであシ、ＣＰＵＩＩの動作モードに
従い、ＣＰＵ １１を動作のデパックモードに入る区切
点（ＢＫＰＴ）を実行するのに向けるか又はデバッグ直
列通信（ＤＳＣＬＫ）用の外部開発システムに有用であ
る。これらの何れの機能も以下に更に詳細に述べる。
ンピュータ１０のラベルＩＰＩＰＥ／ＤＳＯ、ＩＦＥＴ
ＣＨ／ＤＳＩ、ＢＫＰＴ／ＤＳＣＬＫ とそれぞれ参照
される３ピンに結合される。ＩＰＩＰＥ／ＤＳＯは出力
専用ピンで、ＣＰＵＩＩの動作モードに従い、命令パイ
グラインの同期（ＩＰＩＰＥ）またはデバッグ直列通信
（ＤＳＯ）用の外部開発システムに対し役に立つ信号を
与える。Ｉ ＦＥＴＣＨ／ＤＳ Ｉは両方向性ピンであ
シ、ＣＰＵ１１の動作モードに従い、命令パイプライン
同期（ＩＦＥＴＣＨ）またはデバッグ直列通信（ＤＳＩ
）用の外部開発システムに役に立つ。ＢＫＰＴ／ＤＳＣ
ＬＫは入力専用ピンであシ、ＣＰＵＩＩの動作モードに
従い、ＣＰＵ １１を動作のデパックモードに入る区切
点（ＢＫＰＴ）を実行するのに向けるか又はデバッグ直
列通信（ＤＳＣＬＫ）用の外部開発システムに有用であ
る。これらの何れの機能も以下に更に詳細に述べる。
マイクロコンピュータ１０の開発支援特徴の全部が本発
明の課題ではないが、その全部は提示した具体例の動作
の内容（ｃｏｎｔｅｘ） に相互関連している。マイ
クロコンピュータ１０の開発支援特徴は次の機能を含む
。即ち動作の”バッグラウンドデバッグ＝ （ｂａｃｋ
ｇｒｏｕｎｄ ｄｅｂａｇ）モード、ＣＰＵＩＩの命令
パイプラインの動作の追跡能力、ＩＭＥパスサイクルの
外部可視性、ならびにオンボードモジュールと外部機器
の両方で区切点の挿入する能力である。
明の課題ではないが、その全部は提示した具体例の動作
の内容（ｃｏｎｔｅｘ） に相互関連している。マイ
クロコンピュータ１０の開発支援特徴は次の機能を含む
。即ち動作の”バッグラウンドデバッグ＝ （ｂａｃｋ
ｇｒｏｕｎｄ ｄｅｂａｇ）モード、ＣＰＵＩＩの命令
パイプラインの動作の追跡能力、ＩＭＥパスサイクルの
外部可視性、ならびにオンボードモジュールと外部機器
の両方で区切点の挿入する能力である。
動作のバックラウンドデバッグモードは、ＩＭＢ比を経
由して取り出された正規命令の実行が中止され、ＩＰＩ
ＰＥ／ＤＳＯ１ＩＦＥＴＣＨ／ＤＳＩ、ＢＫＰＴ／ＤＳ
ＣＬＫビンで構成される直列通信インタフェースンこよ
って受は取られた特定のデバッグ命令とともに実行が進
行するモードにＣＰＵ １１をトグル（Ｔｏｇｇｌｅ）
することを伴う。特別デバッグ命令は、（動作の正規そ
−ドでアクセス出来ない幾つかのレジスタを含め） Ｃ
ＰＵレジスタの読み出し書き込みと、（メモリ１４と直
列インタフェース１３、タイマモジュール１５とＳ Ｉ
Ｍ １６の中のレジスタの配置を宮む）メモリマツプの
読み出し書き込みと、正規動作命令の再開と、を可能に
する。ＣＰＵＩＩの内部命令パイプラインの動作の追跡
能力はＩＰＩＰＥ／ＤＳＯ、ＩＦＥＴＣＨ／ＤＳＩビン
の使用を含む。正規モードでは、ＣＰＵＩＩは、パイプ
の第１段（ｓｔａｇｅ）が進行したときに１クロツクサ
イクルの間ＩＰＩＰＥを実行し、パイブの両段が進行し
たとき２クロツクサイクルの間ＩＰＩＰＥを実行する。
由して取り出された正規命令の実行が中止され、ＩＰＩ
ＰＥ／ＤＳＯ１ＩＦＥＴＣＨ／ＤＳＩ、ＢＫＰＴ／ＤＳ
ＣＬＫビンで構成される直列通信インタフェースンこよ
って受は取られた特定のデバッグ命令とともに実行が進
行するモードにＣＰＵ １１をトグル（Ｔｏｇｇｌｅ）
することを伴う。特別デバッグ命令は、（動作の正規そ
−ドでアクセス出来ない幾つかのレジスタを含め） Ｃ
ＰＵレジスタの読み出し書き込みと、（メモリ１４と直
列インタフェース１３、タイマモジュール１５とＳ Ｉ
Ｍ １６の中のレジスタの配置を宮む）メモリマツプの
読み出し書き込みと、正規動作命令の再開と、を可能に
する。ＣＰＵＩＩの内部命令パイプラインの動作の追跡
能力はＩＰＩＰＥ／ＤＳＯ、ＩＦＥＴＣＨ／ＤＳＩビン
の使用を含む。正規モードでは、ＣＰＵＩＩは、パイプ
の第１段（ｓｔａｇｅ）が進行したときに１クロツクサ
イクルの間ＩＰＩＰＥを実行し、パイブの両段が進行し
たとき２クロツクサイクルの間ＩＰＩＰＥを実行する。
同様に、Ｉ ＦＥＴＣＨは単一クロックサイクルの間現
在のパスサイクルが命令数シ込みを示し、２クロツクサ
イクルの間パイプがあふれ出ていることを示すように起
動される。
在のパスサイクルが命令数シ込みを示し、２クロツクサ
イクルの間パイプがあふれ出ていることを示すように起
動される。
マイクロコンピュータ１０の外側でＩＭＢ１２の内部パ
スサイクルを純粋に見れるようにする能力は、Ｓ ＩＭ
１６の制御ビットを特定の値に設定することを含む。
スサイクルを純粋に見れるようにする能力は、Ｓ ＩＭ
１６の制御ビットを特定の値に設定することを含む。
これらのビットが適正に設定されると、工ＭＢサイクル
は外部パスでそのまま反射される。これら外部パスサイ
クルはアドレスストローブ（Ａｓ）が決して実行されな
い事実により正規外部パスサイクルから区別される。マ
イクロコンピュータｌＯの区切点の特徴は外部デバイス
または１つのオンボード周辺装置が、何か特定のメモリ
位置のアクセスに関連する区切点を挿入することを可能
にする。その場所のオペランドへアクセスするかまたは
その位置に記憶されている命令を実行するかはＣＰＵ
１１が区切点例外取扱ルーチン（ｔたはバッググラウン
ドデバッグモードに移行）を実行させるであろう。
は外部パスでそのまま反射される。これら外部パスサイ
クルはアドレスストローブ（Ａｓ）が決して実行されな
い事実により正規外部パスサイクルから区別される。マ
イクロコンピュータｌＯの区切点の特徴は外部デバイス
または１つのオンボード周辺装置が、何か特定のメモリ
位置のアクセスに関連する区切点を挿入することを可能
にする。その場所のオペランドへアクセスするかまたは
その位置に記憶されている命令を実行するかはＣＰＵ
１１が区切点例外取扱ルーチン（ｔたはバッググラウン
ドデバッグモードに移行）を実行させるであろう。
これら特徴の全部は以下非常に詳細に説明されるであろ
う。
う。
以下の議論のための十分な背景を与えるため、ＩＭＢ１
２と外部パス両方の信号が記述されなければならない。
２と外部パス両方の信号が記述されなければならない。
下記の表はこれらの信号とその定義の似ている。このｔ
イクロプロセッサの例はＭ０６８０１０である。
イクロプロセッサの例はＭ０６８０１０である。
内 部 バ ス 信 号
信号名 記憶用コード 機 能 方向ア
ドレスパス ＡＤＤＲＯ−４Ｇバイトをアドレス 入
力ＡＤＤＲ３１可能な凋ピットアドレ スノ（ス データパス ＤＡＴＡＯ−８ビツト転送及び１６ビ
入力／出力ＤＡＴＡ１５ ット転送可能な１６ビツ
トデータパス 機能コード ＦＣＯ−識別子ＣＰＵステート 出力
ＦＣ２（スーパーバイザ／ユ ーザ）及び電流パスサ イクルのアドレス場所 クロック ＣＬＯＣＫ マスクシステムクロッ
入力ク サイクル開始 ＣＹＳ 内部パスサイクルのス
入力／出力タートを示す アドレスス） ＡＳ パスサイクルの第２
７ 出力／出力ロープ エースト
ソのアドレスが妥当であることを示 す がライトサイクルに対し 妥当であることを示す 信号名 記憶用コード 機 能 方向リ
ード／ライト ＷＲＩＴＥ パスマスタに関しり一
出カドまたはライトとして パスサイクルを定義す る 転送サイズ ５ＩＺｏ−パスサイクル中にまだ 出
力／入力５ＩＺ１ 転送されるバイト数を 指定する データ転送肯定 ＤＴＡＣＫ パスサイクルを終了さ
入力応答 せるスレーブ応答
パス誤シ ＢＥＲＲ妥当応答が受信されな 入力
い場合にパスサイクル の終了を準備する 撤回と再試 ＲＲＴ 内部／外部パスサイク
人カル境界で統御の均衡状 態を破るための手段を 準備する 再試 ＲＥＴＲＹ 再出発すべきパスサイ
入力クルの終了を準備する 停止 ＨＡＬＴ ＣＰＵが異常条件によ
出カル停止したことを示す 区切点要求 ＢＫＲＴ 電流パスサイクルで区
入力切点の要求を通報する 信号名 記憶用コード 機 能 方向区
切点肯定応答 ＦＲＥＥｚ′Ｅ ＣＰＵがバックグラウ
出カントデバッグモードに 入ったことを示す システムリセッ ５ＹＳＲ８Ｔ システムの構成デー
タ 出カド を壊さずに１ソ
フト”リセットを用意する マスタリセツ） ＭＳＴＲ８Ｔ すべての１バート
リ 入力セットを用意する 割込み要求レイ ＩＲＱＩ−ＣＰＵに優先割込みを 入
カル ＩＲＱ７ 要求 自動ベクトル ＡＶＥＣ自動ベクトル特徴が割 入力
込み肯定サイクル中に 使用されていることを 特定する パス要求 ＢＲＯ−優先パス統御アービト 入力
ＢＲｎ レイジョン（ａｒｂｉｔｒａｔｉｏｎ）
信号 パスロック ＢＬＯＣＫ パスマスタヲハスニ接
入力／出力続することを許容する テストモード ＴＳＴＭＯＤ 全デバイスに対し試
験 入力モードを可能にする 信号名 記憶用コード 機 能 方向
イネーブルＩＭ ＩＭＢＴＥＳ ＩＲＱＩ−ＩＲＱ
７の 入力Ｂテストライン Ｔ 機能をテスト
ラインに変更する 上表の信号方向はＣＰＵＩＩに対して特定されたことに
注意。
ドレスパス ＡＤＤＲＯ−４Ｇバイトをアドレス 入
力ＡＤＤＲ３１可能な凋ピットアドレ スノ（ス データパス ＤＡＴＡＯ−８ビツト転送及び１６ビ
入力／出力ＤＡＴＡ１５ ット転送可能な１６ビツ
トデータパス 機能コード ＦＣＯ−識別子ＣＰＵステート 出力
ＦＣ２（スーパーバイザ／ユ ーザ）及び電流パスサ イクルのアドレス場所 クロック ＣＬＯＣＫ マスクシステムクロッ
入力ク サイクル開始 ＣＹＳ 内部パスサイクルのス
入力／出力タートを示す アドレスス） ＡＳ パスサイクルの第２
７ 出力／出力ロープ エースト
ソのアドレスが妥当であることを示 す がライトサイクルに対し 妥当であることを示す 信号名 記憶用コード 機 能 方向リ
ード／ライト ＷＲＩＴＥ パスマスタに関しり一
出カドまたはライトとして パスサイクルを定義す る 転送サイズ ５ＩＺｏ−パスサイクル中にまだ 出
力／入力５ＩＺ１ 転送されるバイト数を 指定する データ転送肯定 ＤＴＡＣＫ パスサイクルを終了さ
入力応答 せるスレーブ応答
パス誤シ ＢＥＲＲ妥当応答が受信されな 入力
い場合にパスサイクル の終了を準備する 撤回と再試 ＲＲＴ 内部／外部パスサイク
人カル境界で統御の均衡状 態を破るための手段を 準備する 再試 ＲＥＴＲＹ 再出発すべきパスサイ
入力クルの終了を準備する 停止 ＨＡＬＴ ＣＰＵが異常条件によ
出カル停止したことを示す 区切点要求 ＢＫＲＴ 電流パスサイクルで区
入力切点の要求を通報する 信号名 記憶用コード 機 能 方向区
切点肯定応答 ＦＲＥＥｚ′Ｅ ＣＰＵがバックグラウ
出カントデバッグモードに 入ったことを示す システムリセッ ５ＹＳＲ８Ｔ システムの構成デー
タ 出カド を壊さずに１ソ
フト”リセットを用意する マスタリセツ） ＭＳＴＲ８Ｔ すべての１バート
リ 入力セットを用意する 割込み要求レイ ＩＲＱＩ−ＣＰＵに優先割込みを 入
カル ＩＲＱ７ 要求 自動ベクトル ＡＶＥＣ自動ベクトル特徴が割 入力
込み肯定サイクル中に 使用されていることを 特定する パス要求 ＢＲＯ−優先パス統御アービト 入力
ＢＲｎ レイジョン（ａｒｂｉｔｒａｔｉｏｎ）
信号 パスロック ＢＬＯＣＫ パスマスタヲハスニ接
入力／出力続することを許容する テストモード ＴＳＴＭＯＤ 全デバイスに対し試
験 入力モードを可能にする 信号名 記憶用コード 機 能 方向
イネーブルＩＭ ＩＭＢＴＥＳ ＩＲＱＩ−ＩＲＱ
７の 入力Ｂテストライン Ｔ 機能をテスト
ラインに変更する 上表の信号方向はＣＰＵＩＩに対して特定されたことに
注意。
外 部 バ ス 信 号
信号名 記憶用コード 機 能 方向
アドレスパス ＡＯ−Ａ２３ゝ １６Ｍバイトをアド
レス 人力／出力可能な為ビットアドレ スノくス データパス Ｄｏ −Ｄ１５ ８ビツトと１６ビツ
トの 入力／出力転送を可能にする１６ビ ツトデータパス 機能コード ＦＣＯ−現在のパスサイクルの 入力
／出力ＦＣ２“ ＣＰＵステート（スー パーバイザ／ユーザ） とアドレス場所を識別 する プートチップ選 Ｃ５ＢＯＯＴ ブートアップ用プロ
グ 出力択 ラマプルチツ
プ選択パス要求 ＢＲ” パス統御要求ライ
ン 入力／出力パス許可 ＢＧ” パス統
御許可ライン 出力パス許可肯定 ＢＧＡＣＫ“
パス統御許可ライン 入力／出力データとサイズ Ｄ
ＳＡＣＫＯ−データのリードが妥 入力／出力肯定
ＤＳＡＣＫＩ 当であシ、データがライト
で受は取られ たことを示す。また、 ボートサイズを示す 信号名 記憶用コード 機 能 方向アドレス
スト ＡＳ アドレス、機能フード 出力／入力
ローブ その他が妥当であること金
示す データストロ ＤＳ データのライトが妥当
人力／出カーブ であう、スレー
ブかり−ドの時駆動すべきこ と金示す リード／ライ ＷＲＩ Ｔ Ｅ パスマスタに関し、
リ 入力／出カド −ド又は
ライトとしてパスサイクルを定義す る 転送サイズ ５ＩＺＯ−単一またはマルチバイ 入力
／出力５ＩＺ１ ト転送であることを示 す パス誤、ｉ） ＢＥＲＲ妥当の応答が受は取ら
入力／出力れないならパスサイク ルの終了を与える 停止 ＨＡＬＴ ＣＰＵが異常条件で停 入
力／出力圧していることを示す 割込み要求し ＩＲＱＩ−ＣＰＵにたいし優先側 入力
ベル ＩＲＱ７ 込み要求自動ベクトル
ＡＶＦＣ自動ベクトル特徴が割 入力込み肯定サイクル
の間 で使用されるべきであ ることを特定する 信号名 記憶用コード 機 能 方向パ
スロック ＢＬＣＫ 分割できないパスサイ 人
力／出力クルであることを示す リセット ＲＥＳＥＴ システムリセット
人力／出力外部ＲＡＭチ ＲＡＭＣＥ ＩＪ上セ
ツト間外部デバ 出力ツプイネープ イス
を使用禁止にするル のに有用
である外部システム ＣＬＫ 外部システムクロ
ック 出力クロック −パスクロック
クリスタル発 ＥＸＴＡＬ、 外部発振回路またはり
入力／出力振 ＸＴＡＬ ロック回路
の接続用ビン 外部ｐ波器の ＸＦＣ内部クロックに外部炉 出力容量
波器の接続を許可するシンセサ
イザ ＶＤＤＳＹＮ 内部クロックシンセサ 入力Ｖ
ＤＤ イザへ電力供給 フリーズ ＦＲＺ／ テストモードにおいて
出力ＱＵＯＴ バックグラウンドモー ドと出力の商ビットに 記入を肯定する テストモード ＴＳＴＭＥ／ テストモードをトリガ
入力ネーブルとトラ ＴＳＦ Ｌ、出力ドラ
イバをトイステート制御 ライステートに
生じさせる 信号名 記憶用コード 機 能 方向
前記の星印の付いたピン、アドレスピンＡ１９−Ａ２Ｂ
、機能コードピンＦＣＯ−ＦＣ２、パス要求ピンＢＲ，
パス許可ピンＢＧ、パス許可肯定ビンＢＧＡＣＫは、プ
ログラマブルチップ選択ビンとしても使用される。マイ
クロコンピュータ１０の特徴は本発明の理解には関係し
ない。信号の方向はマイクロコンピュータ１０に関し特
定される。
アドレスパス ＡＯ−Ａ２３ゝ １６Ｍバイトをアド
レス 人力／出力可能な為ビットアドレ スノくス データパス Ｄｏ −Ｄ１５ ８ビツトと１６ビツ
トの 入力／出力転送を可能にする１６ビ ツトデータパス 機能コード ＦＣＯ−現在のパスサイクルの 入力
／出力ＦＣ２“ ＣＰＵステート（スー パーバイザ／ユーザ） とアドレス場所を識別 する プートチップ選 Ｃ５ＢＯＯＴ ブートアップ用プロ
グ 出力択 ラマプルチツ
プ選択パス要求 ＢＲ” パス統御要求ライ
ン 入力／出力パス許可 ＢＧ” パス統
御許可ライン 出力パス許可肯定 ＢＧＡＣＫ“
パス統御許可ライン 入力／出力データとサイズ Ｄ
ＳＡＣＫＯ−データのリードが妥 入力／出力肯定
ＤＳＡＣＫＩ 当であシ、データがライト
で受は取られ たことを示す。また、 ボートサイズを示す 信号名 記憶用コード 機 能 方向アドレス
スト ＡＳ アドレス、機能フード 出力／入力
ローブ その他が妥当であること金
示す データストロ ＤＳ データのライトが妥当
人力／出カーブ であう、スレー
ブかり−ドの時駆動すべきこ と金示す リード／ライ ＷＲＩ Ｔ Ｅ パスマスタに関し、
リ 入力／出カド −ド又は
ライトとしてパスサイクルを定義す る 転送サイズ ５ＩＺＯ−単一またはマルチバイ 入力
／出力５ＩＺ１ ト転送であることを示 す パス誤、ｉ） ＢＥＲＲ妥当の応答が受は取ら
入力／出力れないならパスサイク ルの終了を与える 停止 ＨＡＬＴ ＣＰＵが異常条件で停 入
力／出力圧していることを示す 割込み要求し ＩＲＱＩ−ＣＰＵにたいし優先側 入力
ベル ＩＲＱ７ 込み要求自動ベクトル
ＡＶＦＣ自動ベクトル特徴が割 入力込み肯定サイクル
の間 で使用されるべきであ ることを特定する 信号名 記憶用コード 機 能 方向パ
スロック ＢＬＣＫ 分割できないパスサイ 人
力／出力クルであることを示す リセット ＲＥＳＥＴ システムリセット
人力／出力外部ＲＡＭチ ＲＡＭＣＥ ＩＪ上セ
ツト間外部デバ 出力ツプイネープ イス
を使用禁止にするル のに有用
である外部システム ＣＬＫ 外部システムクロ
ック 出力クロック −パスクロック
クリスタル発 ＥＸＴＡＬ、 外部発振回路またはり
入力／出力振 ＸＴＡＬ ロック回路
の接続用ビン 外部ｐ波器の ＸＦＣ内部クロックに外部炉 出力容量
波器の接続を許可するシンセサ
イザ ＶＤＤＳＹＮ 内部クロックシンセサ 入力Ｖ
ＤＤ イザへ電力供給 フリーズ ＦＲＺ／ テストモードにおいて
出力ＱＵＯＴ バックグラウンドモー ドと出力の商ビットに 記入を肯定する テストモード ＴＳＴＭＥ／ テストモードをトリガ
入力ネーブルとトラ ＴＳＦ Ｌ、出力ドラ
イバをトイステート制御 ライステートに
生じさせる 信号名 記憶用コード 機 能 方向
前記の星印の付いたピン、アドレスピンＡ１９−Ａ２Ｂ
、機能コードピンＦＣＯ−ＦＣ２、パス要求ピンＢＲ，
パス許可ピンＢＧ、パス許可肯定ビンＢＧＡＣＫは、プ
ログラマブルチップ選択ビンとしても使用される。マイ
クロコンピュータ１０の特徴は本発明の理解には関係し
ない。信号の方向はマイクロコンピュータ１０に関し特
定される。
第２図はＣＰＵＩＩのグログラマーのモデル（ｐｒｏ−
ｇｒａｍｍｅｒ’ｓ ｍｏｄｅｌ） 、即ちＣＰＵＩＩ
で実行するソフトウェアにアクセスできるレジスタを図
示したものである。ＣＰＵ １１は８個の３２ビツトサ
イズのデータレジスタ、ラベルＤＯ−Ｄ７、を持ってい
る。同様にＣＰＵ １１は７個の！ビットサイズのアド
レスレジスタ、ラベルＡＯ−Ａ６、を持っている。これ
らレジスタの各々は正規命令を実行する間は両方とも読
出し可能、書込み可能である。
ｇｒａｍｍｅｒ’ｓ ｍｏｄｅｌ） 、即ちＣＰＵＩＩ
で実行するソフトウェアにアクセスできるレジスタを図
示したものである。ＣＰＵ １１は８個の３２ビツトサ
イズのデータレジスタ、ラベルＤＯ−Ｄ７、を持ってい
る。同様にＣＰＵ １１は７個の！ビットサイズのアド
レスレジスタ、ラベルＡＯ−Ａ６、を持っている。これ
らレジスタの各々は正規命令を実行する間は両方とも読
出し可能、書込み可能である。
ＣＰＵ １１は２個のスタックポインタ、利用者スタッ
クポインタラベルＵＳＰとスーパーバイサスタックポイ
ンタラベルｓｓｐ 、を持っている。スタックポインタ
は例外処理その他からの復帰に役に立つＣＰＵ １１の
ステートに関する情報が蓄積されているメモリ位置の最
上位点のスタックを指示するのに使用される。ラベルＵ
ＳＰとＳＳＰに加えるに、現在のスタックポインタは第
８アドレスレジスタ、ラベルＡ７ （ｔたはＡ７°）を
参照してアクセスされることができる。どのスタックポ
インタがこの様にアクセスされるかはＣＰＵＩＩの現在
の利用者／スーパバイザの状態により決められる。用語
利用者とスーパバイザは、ＣＰＵ １１が成る特権命令
を実行可能であるか否かを制御するこれらの名称の２つ
の特権状態を持っている事実を述べている。
クポインタラベルＵＳＰとスーパーバイサスタックポイ
ンタラベルｓｓｐ 、を持っている。スタックポインタ
は例外処理その他からの復帰に役に立つＣＰＵ １１の
ステートに関する情報が蓄積されているメモリ位置の最
上位点のスタックを指示するのに使用される。ラベルＵ
ＳＰとＳＳＰに加えるに、現在のスタックポインタは第
８アドレスレジスタ、ラベルＡ７ （ｔたはＡ７°）を
参照してアクセスされることができる。どのスタックポ
インタがこの様にアクセスされるかはＣＰＵＩＩの現在
の利用者／スーパバイザの状態により決められる。用語
利用者とスーパバイザは、ＣＰＵ １１が成る特権命令
を実行可能であるか否かを制御するこれらの名称の２つ
の特権状態を持っている事実を述べている。
ＣＰＵ １１のプログラムカウンタはラベルＰＣの３２
ビツト巾のレジスタである。便宜上、プログラムカウン
タは実行される次の命令を記憶しているアドレスをメモ
リ中に含んでいる。
ビツト巾のレジスタである。便宜上、プログラムカウン
タは実行される次の命令を記憶しているアドレスをメモ
リ中に含んでいる。
ＣＰＵ １１ （Ｄステータスレジスタ、ラベルＳＲハ
、ステータスレジスタの低バイトを形成する別々にアド
レス可能なコンデジョンコードレジスタ（ＯＣＲ）を包
含している。ステータスレジスタの下部５ビツトは、モ
トローラ８６０００フアミリのマイクロプロセッサの場
合の如き、周知のキャリ、オーバフロー、ゼロ、負、拡
張条件コードビットである。次のステータスレジスタの
３ピツトは実行されず０と読み出される。第８、第９、
第１０ビツトは、ＣＰＵＩＩにより使用され、現在はマ
スクされていない最低優先順位の割込みを決めるのに使
われる割込みマスクビットである。第１１、第ｎビット
は使用されず０と読み出される。ＳＲの第１３ビツトは
スーパバイザビットであシ、これはＣＰＵ １１が設定
されている場合、スーパバイザ特権ステートであること
を示す。ステータスレジスタの最高位の２ビツトは、モ
トローラ６８０２０マイクロプロセツサの如く、命令実
行の追跡を可能にする。
、ステータスレジスタの低バイトを形成する別々にアド
レス可能なコンデジョンコードレジスタ（ＯＣＲ）を包
含している。ステータスレジスタの下部５ビツトは、モ
トローラ８６０００フアミリのマイクロプロセッサの場
合の如き、周知のキャリ、オーバフロー、ゼロ、負、拡
張条件コードビットである。次のステータスレジスタの
３ピツトは実行されず０と読み出される。第８、第９、
第１０ビツトは、ＣＰＵＩＩにより使用され、現在はマ
スクされていない最低優先順位の割込みを決めるのに使
われる割込みマスクビットである。第１１、第ｎビット
は使用されず０と読み出される。ＳＲの第１３ビツトは
スーパバイザビットであシ、これはＣＰＵ １１が設定
されている場合、スーパバイザ特権ステートであること
を示す。ステータスレジスタの最高位の２ビツトは、モ
トローラ６８０２０マイクロプロセツサの如く、命令実
行の追跡を可能にする。
ＣＰＵＩＩは成る状況で機能コード出力（ＦＣＯ−Ｆｅ
２）の状態（ステート）を決めるため使用される２個の
３ビツトレジスタを持ってｂる。これらはＳＦＣとＤＦ
Ｃ（ソース機能コードと行先機能コード用）レジスタで
ある。これらレジスタは、モトローラ６８０１０、６８
０２０のマイクロプロセッサの場合の如く、データをＣ
ＰＵ １１の各種アドレススペース間で移動させるため
ＭＯＶＥ命令により使われる。以下更に十分に記述する
ように、ＳＦＣ、ＤＦＣは、亦バックグランドデバッグ
モードの間、機能コード出力を与えるのに用いられる。
２）の状態（ステート）を決めるため使用される２個の
３ビツトレジスタを持ってｂる。これらはＳＦＣとＤＦ
Ｃ（ソース機能コードと行先機能コード用）レジスタで
ある。これらレジスタは、モトローラ６８０１０、６８
０２０のマイクロプロセッサの場合の如く、データをＣ
ＰＵ １１の各種アドレススペース間で移動させるため
ＭＯＶＥ命令により使われる。以下更に十分に記述する
ように、ＳＦＣ、ＤＦＣは、亦バックグランドデバッグ
モードの間、機能コード出力を与えるのに用いられる。
プログラマのモデルに現れる最後のレジスタはＶＥＲで
ちゃ、これはベクトルベースレジスタニ対応する。ＶＥ
Ｒは例外取扱ソフトウェアルーチンの開始アドレスを配
置するのに使用される計算用ベクトルの基準ペースとし
て使用される。このレジスタは、亦６８０１０．６８０
２０で与えられる。上述のレジスタの全部は、どうにか
して、ＣＰＵ １１が正規命令を実行中にアクセスでき
る。スタックポインタとステータスレジスタの上部半分
の幾つかは、単にＣＰＵ １１がスーパバイザ特権状態
にある間だけアクセスされる。その他、ＡＴＥＭＰ％Ｂ
ＴＭと云う一時的なレジスタのような他のレジスタもあ
るが、これはプログラマのモデルの中には現れない。こ
れらのレジスタは正規プログラムの実行することにより
影響を受けるが、それらが読出し書込みが出来ないとい
う意味ではアクセスできない。
ちゃ、これはベクトルベースレジスタニ対応する。ＶＥ
Ｒは例外取扱ソフトウェアルーチンの開始アドレスを配
置するのに使用される計算用ベクトルの基準ペースとし
て使用される。このレジスタは、亦６８０１０．６８０
２０で与えられる。上述のレジスタの全部は、どうにか
して、ＣＰＵ １１が正規命令を実行中にアクセスでき
る。スタックポインタとステータスレジスタの上部半分
の幾つかは、単にＣＰＵ １１がスーパバイザ特権状態
にある間だけアクセスされる。その他、ＡＴＥＭＰ％Ｂ
ＴＭと云う一時的なレジスタのような他のレジスタもあ
るが、これはプログラマのモデルの中には現れない。こ
れらのレジスタは正規プログラムの実行することにより
影響を受けるが、それらが読出し書込みが出来ないとい
う意味ではアクセスできない。
第３図は第１図のＣＰＵＩＩの詳細な構造を示したブロ
ック図である。必要上、第３図は非常に複雑な構造を多
少簡略化したものである。非常に似かよったＣＰＵ構造
の詳細な説明書はアメリカ特許第４．３４２，０７８号
、第４．２９６．４６９号、第４，３０７．４４５号。
ック図である。必要上、第３図は非常に複雑な構造を多
少簡略化したものである。非常に似かよったＣＰＵ構造
の詳細な説明書はアメリカ特許第４．３４２，０７８号
、第４．２９６．４６９号、第４，３０７．４４５号。
第４，５２４，４１５号に見出される。これらアメリカ
特許の全部は共通に本発明と共に所有されている。
特許の全部は共通に本発明と共に所有されている。
この列挙のアメリカ特許はここでは参考として組入れら
れている。
れている。
ＣＰＵＩＩはパイプライン化されマイクロプログラム化
されたデータプロセッサである。実行装置２゜は両方向
性でＩＭＢＬ２（第１図参照）のデータパス部２１に接
続される。実行装置２０は亦ＩＭＢ１２のアドレス部２
２に結合している。実行装置加は両方向性で命令レジス
タ（ＩＲ）パイプ詔に結合し、このパイプは各正規命令
が実際に実行されるに先だって、及びその間に、通過す
る多段パイプラインである。
されたデータプロセッサである。実行装置２゜は両方向
性でＩＭＢＬ２（第１図参照）のデータパス部２１に接
続される。実行装置２０は亦ＩＭＢ１２のアドレス部２
２に結合している。実行装置加は両方向性で命令レジス
タ（ＩＲ）パイプ詔に結合し、このパイプは各正規命令
が実際に実行されるに先だって、及びその間に、通過す
る多段パイプラインである。
実行装置２０はＣＰＵＩＩの正規ならびに特定のデバッ
グ命令の各々を実行するのに必要な演算、シフト、レジ
スタ、その他の論理回路の全てを含んでいる。行先機能
コードとソースコードのレジスタならびにステータスレ
ジスタを除いては、第２図に関連して上述したレジスタ
全部が実行装置２０の中にあると考えてよい。
グ命令の各々を実行するのに必要な演算、シフト、レジ
スタ、その他の論理回路の全てを含んでいる。行先機能
コードとソースコードのレジスタならびにステータスレ
ジスタを除いては、第２図に関連して上述したレジスタ
全部が実行装置２０の中にあると考えてよい。
ＩＲパイプ２３の出力はアドレス１デコーダ５、アドレ
ス２ ／ ２Ｒ／ ３デコーダ２６、アドレス４デコー
ダご、不法命令デコーダ路、ブランチコントローラ酋、
−殻内部（Ｇ）パス加の入力へ結合される。アドレスデ
コーダ２５．２６．２７は、命令部分上で次のマイクロ
アドレスを生成するよ５に動作する。プラクロアドレス
を生成する。これら次段のマイクロアドレス、或いはそ
の一部の各々は、マルチプレクサ３２への入力である。
ス２ ／ ２Ｒ／ ３デコーダ２６、アドレス４デコー
ダご、不法命令デコーダ路、ブランチコントローラ酋、
−殻内部（Ｇ）パス加の入力へ結合される。アドレスデ
コーダ２５．２６．２７は、命令部分上で次のマイクロ
アドレスを生成するよ５に動作する。プラクロアドレス
を生成する。これら次段のマイクロアドレス、或いはそ
の一部の各々は、マルチプレクサ３２への入力である。
マルチプレクサ３２は、例外優先デコーダおとマイクロ
ＲＯＭ３４からの入力を受は付ける。マルチプレクサ３
２の出力はマイクロアドレスレジスタあの入力である。
ＲＯＭ３４からの入力を受は付ける。マルチプレクサ３
２の出力はマイクロアドレスレジスタあの入力である。
マイクロアドレスレジスタあは、現在実行中のマイクロ
命令のマイクロアドレスを含んでいる。
命令のマイクロアドレスを含んでいる。
マイクロアドレスレジスタあけマイクロＲＯＭ３４とナ
ノＲＯＭ３６の両方に出力を与える。マイクロアドレス
とマイクロＲＯＭ ３６の結合においては各命令を実行
しかつ次の命令へ進むのに必要な制御出力を生成する。
ノＲＯＭ３６の両方に出力を与える。マイクロアドレス
とマイクロＲＯＭ ３６の結合においては各命令を実行
しかつ次の命令へ進むのに必要な制御出力を生成する。
マイクロＲＯＭ３４の出力はパスコントローラ４０に結
合し、ＩＭＢ １２をパスマスタとして動作させ、正規
命令を取出し、データの読出し書込みを行なう。
合し、ＩＭＢ １２をパスマスタとして動作させ、正規
命令を取出し、データの読出し書込みを行なう。
マイクロＲＯＭ ３４の他の出力は機能コード論理４１
に結合し、これはまた行先機能コードレジスタ４２とソ
ース機能コードレジスタ４３からの入力を受は取る。機
能コード論理４１は各ＩＭＢパスサイクルのアドレス場
所を指示する機能コードピットを生成する。ＤＦＣ４２
及び５ＦＣ４３はホ檀パス加に両方向に結合される。
に結合し、これはまた行先機能コードレジスタ４２とソ
ース機能コードレジスタ４３からの入力を受は取る。機
能コード論理４１は各ＩＭＢパスサイクルのアドレス場
所を指示する機能コードピットを生成する。ＤＦＣ４２
及び５ＦＣ４３はホ檀パス加に両方向に結合される。
ナノＲＯＭ３６の各種出力はバックグラウンドモード直
列論理４５、パスコントローラレジスタ制御論理４６、
汎用レジスタ制御論理４７、条件コード及びＡＬＵ （
演算論理ユニット）制御論理４８に結合される。汎用レ
ジスタ制御論理４７は、またＧパス艶からの入力を受は
取る。バックグラウンドモード直列論理４５は両方向性
にＧパス（９）に結合せられる。
列論理４５、パスコントローラレジスタ制御論理４６、
汎用レジスタ制御論理４７、条件コード及びＡＬＵ （
演算論理ユニット）制御論理４８に結合される。汎用レ
ジスタ制御論理４７は、またＧパス艶からの入力を受は
取る。バックグラウンドモード直列論理４５は両方向性
にＧパス（９）に結合せられる。
パスコントローラレジスタ制御４６と汎用レジスタ制御
４７は実行装置加に出力を与える。条件コード及びＡＬ
Ｕ制御制御論理側方向性に実行装置２０に結合し、出力
をブランチ制御四へ結合させる。ステータスレジスタ（
ＳＲ）４９は両方向性にＧパスＩに結合され、条件コー
ド及びＡＬＵ制御論理４８から入力を受けとシ、そして
ブランチ制御論理器への出力を与える。Ｇパス加は実行
装置２０へ入力を与える。
４７は実行装置加に出力を与える。条件コード及びＡＬ
Ｕ制御制御論理側方向性に実行装置２０に結合し、出力
をブランチ制御四へ結合させる。ステータスレジスタ（
ＳＲ）４９は両方向性にＧパスＩに結合され、条件コー
ド及びＡＬＵ制御論理４８から入力を受けとシ、そして
ブランチ制御論理器への出力を与える。Ｇパス加は実行
装置２０へ入力を与える。
正規命令を実行している間、ＣＰＵ １１は上記に参照
したアメリカ特許記載のデータプロセッサと実質的に類
似の形式で動作をする。命令はパスコントローラ４０の
動作によりメモリから取出され、ＩＲパイプ２３を通過
し実行装置２０により実行される。しかしながら、バッ
クグラウンドデバッグモードにトグルされると、正規命
令の実行は停止される。バックグラウンドモード直列論
理４５により受は取ったデバッグ命令はＩＲパイプ器を
通過し実行される。同様な命令実行装置が正規モード及
びバックグラウンドモードの両方で使用されるから、は
んの僅かの追加ハードウェアがバックグラウンドデバッ
グモードを実施するのに必要とされる。
したアメリカ特許記載のデータプロセッサと実質的に類
似の形式で動作をする。命令はパスコントローラ４０の
動作によりメモリから取出され、ＩＲパイプ２３を通過
し実行装置２０により実行される。しかしながら、バッ
クグラウンドデバッグモードにトグルされると、正規命
令の実行は停止される。バックグラウンドモード直列論
理４５により受は取ったデバッグ命令はＩＲパイプ器を
通過し実行される。同様な命令実行装置が正規モード及
びバックグラウンドモードの両方で使用されるから、は
んの僅かの追加ハードウェアがバックグラウンドデバッ
グモードを実施するのに必要とされる。
−またはそれ以上のアドレスデコーダ２５ 、２６ 、
２７へと、マイクロＲＯＭ３４とナノＲＯＭ３６への比
較的に僅かの追加が、バックグラウンドモード直列論理
４５自身に加え、必要とされる。
２７へと、マイクロＲＯＭ３４とナノＲＯＭ３６への比
較的に僅かの追加が、バックグラウンドモード直列論理
４５自身に加え、必要とされる。
第４図は、本発明の課題に関係するようにＣＰＵ１１の
主要構成要素間の論理関係を詳細に説明をするものであ
る。動作の正規モードでは、パスコントローラ（資）は
命令とデータオペランドをメモリよシパスマスタとして
パスコントローラ（資）によりｉ作されるデータパスと
アドレスパス（単に第１図のＩＭＢ１２のデータとアド
レス部である）全経由で取出す。命令はパスコントロー
ラ力からＩＲパイプ５１を通過し、データオペランドは
実行袋ｆＩｔ５２を通過する。ＩＲパイプ５１の多段階
からの各種出力はシーケンサ５３に供給され、マイクロ
コード９に入力を与える。マイクロコード９は亦シーケ
ンサ５３に入力する。マイクロコード９の出力は実行装
置５２の動作を制御する入力を与える。明らかのように
、この記述は前述に与えたものよシも何かパイプライン
化し、マイクロコード化したプロセッサの動作をより簡
略化した図である。
主要構成要素間の論理関係を詳細に説明をするものであ
る。動作の正規モードでは、パスコントローラ（資）は
命令とデータオペランドをメモリよシパスマスタとして
パスコントローラ（資）によりｉ作されるデータパスと
アドレスパス（単に第１図のＩＭＢ１２のデータとアド
レス部である）全経由で取出す。命令はパスコントロー
ラ力からＩＲパイプ５１を通過し、データオペランドは
実行袋ｆＩｔ５２を通過する。ＩＲパイプ５１の多段階
からの各種出力はシーケンサ５３に供給され、マイクロ
コード９に入力を与える。マイクロコード９は亦シーケ
ンサ５３に入力する。マイクロコード９の出力は実行装
置５２の動作を制御する入力を与える。明らかのように
、この記述は前述に与えたものよシも何かパイプライン
化し、マイクロコード化したプロセッサの動作をより簡
略化した図である。
シーケンサ５３は命令の進行をＩＲパイプ５１段を介し
て制御する。これは出力信号ＩＰＩＰＥとＩ ＦＥＴＣ
Ｈを与えるので、外部開発システムはＩＲパイプ５１の
内容を連続的に監視できる。提示した具体例において、
ＩＲパイプ５１は３段パイプであると考えよう。
て制御する。これは出力信号ＩＰＩＰＥとＩ ＦＥＴＣ
Ｈを与えるので、外部開発システムはＩＲパイプ５１の
内容を連続的に監視できる。提示した具体例において、
ＩＲパイプ５１は３段パイプであると考えよう。
シーケンサ５３は、パイプの第１段が第２段に進んだ時
に１クロツクサイクルの間ＩＰＩＰＥを主張する。
に１クロツクサイクルの間ＩＰＩＰＥを主張する。
シーケンサ５３は、第１段が第２段に進み、第２段が第
３段に進む両方の時に、２クロツクサイクルの間ＩＰＩ
ＰＥを主張する。Ｉ ＦＥＴＣＨは現在のパスサイクル
が命令の取出しをした時に（即ちパスサイクルの結果が
ＩＲパイプ５１にロードした時）１クロツクサイクルの
間主張される。ＩＦＥＴＣＨはＩＲパイプ５１がクリヤ
される時または、普通に云う、流れ出た時に２クロツク
サイクル間主張される。これは、例えば、プログラムの
分岐が起きたシ、例外処理が始まるときに起る。２サイ
クル間ＩＦＥＴＣＨを主張することは現在のパスサイク
ルに復帰したデータが新たにクリヤにされたＩＲパイプ
５１にロードされた最初の言葉であることを示す。
３段に進む両方の時に、２クロツクサイクルの間ＩＰＩ
ＰＥを主張する。Ｉ ＦＥＴＣＨは現在のパスサイクル
が命令の取出しをした時に（即ちパスサイクルの結果が
ＩＲパイプ５１にロードした時）１クロツクサイクルの
間主張される。ＩＦＥＴＣＨはＩＲパイプ５１がクリヤ
される時または、普通に云う、流れ出た時に２クロツク
サイクル間主張される。これは、例えば、プログラムの
分岐が起きたシ、例外処理が始まるときに起る。２サイ
クル間ＩＦＥＴＣＨを主張することは現在のパスサイク
ルに復帰したデータが新たにクリヤにされたＩＲパイプ
５１にロードされた最初の言葉であることを示す。
パスコントローラ刃へのＢＫＰＴ入力は第１図に示すよ
うにＩＭＢ１２のＢＫＰＴ信号ラインとＣＰＵ １１へ
の直接ＢＫＰＴ入力とを含んでいる。ＢＫＰＴへアクセ
スしたデバイスは、アクセースされたアドレスが予め選
んだある範囲内か、適当と見なされた何か他の時間に起
こった時は何時でも、ＩＭＢ １２のパスサイクル及び
または外部パスと挿入した区切点を監視するであろう。
うにＩＭＢ１２のＢＫＰＴ信号ラインとＣＰＵ １１へ
の直接ＢＫＰＴ入力とを含んでいる。ＢＫＰＴへアクセ
スしたデバイスは、アクセースされたアドレスが予め選
んだある範囲内か、適当と見なされた何か他の時間に起
こった時は何時でも、ＩＭＢ １２のパスサイクル及び
または外部パスと挿入した区切点を監視するであろう。
パスコントローラ刃へのＢＫＰＴ入力が起動されるパス
サイクルが命令のフェッチサイクルでない場合、区切点
は現在実行中の命令の実行完了により即座に認められる
だろう。若しす・イクルが命令の取出しの場合、区切点
は“準備中″とされ、このサイクルで取り出された命令
が結局実行された後で認められるだけである。
サイクルが命令のフェッチサイクルでない場合、区切点
は現在実行中の命令の実行完了により即座に認められる
だろう。若しす・イクルが命令の取出しの場合、区切点
は“準備中″とされ、このサイクルで取り出された命令
が結局実行された後で認められるだけである。
ＩＭＢ ＢＫＰＴラインまたは外部ＢＫＰＴラインの何
れかによる区切点の挿入は１ハードウエア”区切点とし
て参照（ｒｅｆｅｒ）される。ハードウェア区切点に加
えるに、２ソフトウエア“区切点は提示した具体例の中
で与えられる。ソフトウェア区切点単に区切点の命令と
して応答する１個又はそれ以上の正規命令から成ってい
る。
れかによる区切点の挿入は１ハードウエア”区切点とし
て参照（ｒｅｆｅｒ）される。ハードウェア区切点に加
えるに、２ソフトウエア“区切点は提示した具体例の中
で与えられる。ソフトウェア区切点単に区切点の命令と
して応答する１個又はそれ以上の正規命令から成ってい
る。
ハードウェアかソフトウェアの区切点の何れかにより、
区切点肯定サイクルとして参照されている特定のパスサ
イクルが実行される。このパスサイクルはＢＥＲＲ信号
かＤＳＡＣＫ Ｏ−１上のデータ転送とサイズ肯定信号
かを受は取ることで終了する。
区切点肯定サイクルとして参照されている特定のパスサ
イクルが実行される。このパスサイクルはＢＥＲＲ信号
かＤＳＡＣＫ Ｏ−１上のデータ転送とサイズ肯定信号
かを受は取ることで終了する。
ハードウェアとソフトウェア区切点の両方により、ＢＥ
ＲＲによるサイクルの終了はＣＰＵＩＩが例外プロ＆ セツングに進む原因となる。不法命令の例外はソフトウ
ェア区切点の場合に起こシ、区切点例外はハードウェア
区切点の場合におこる。ソフトウェア区切点により開始
した区切点肯定サイクルはＤＳＡＣＫＯ−１ラインのデ
ータ転送とサイズ肯定の受信により終了される場合、復
帰されたデータは区切点命令を置き換えるのに使用され
、実行は置換った命令で再開する。ハードウェア区切点
により開始された区切点肯定サイクルがＤＳＡＣＫ Ｏ
−１ライン上のデータ転送とサイズ肯定を受信したこと
により終了する場合、復帰されたデータは無視され、実
行は、区切点が決して受信されなかったかのように次の
命令により再開される。ハードウェア区切点は、若しそ
れがイネーブルの場合、バックグラウンドデバッグモー
ドに移行する各種の方法の１つを具える。
ＲＲによるサイクルの終了はＣＰＵＩＩが例外プロ＆ セツングに進む原因となる。不法命令の例外はソフトウ
ェア区切点の場合に起こシ、区切点例外はハードウェア
区切点の場合におこる。ソフトウェア区切点により開始
した区切点肯定サイクルはＤＳＡＣＫＯ−１ラインのデ
ータ転送とサイズ肯定の受信により終了される場合、復
帰されたデータは区切点命令を置き換えるのに使用され
、実行は置換った命令で再開する。ハードウェア区切点
により開始された区切点肯定サイクルがＤＳＡＣＫ Ｏ
−１ライン上のデータ転送とサイズ肯定を受信したこと
により終了する場合、復帰されたデータは無視され、実
行は、区切点が決して受信されなかったかのように次の
命令により再開される。ハードウェア区切点は、若しそ
れがイネーブルの場合、バックグラウンドデバッグモー
ドに移行する各種の方法の１つを具える。
バックグラウンドモードに記入する３つの異なる方法は
提示した具体例の中で与えられる。しかしながら、どの
記入方法も、バックグラウンドデバッグモードが使用可
能でないと成功しない。バックグラウンドデバッグモー
ドの使用可能であること（ｅｎａｂｌｅｍｅｎｔ）
はマイクロコンピュータ１０が外部ＲＥＳＥＴ信号によ
りリセットされる時に決定される。マイクロコンピュー
タ１ｏがリセットを出力すると、外部ＢＫＰＴビンのス
テートはラッチされる。若しＢＫＰＴのラッチされた値
が論理的にゼロである場合、その時はバックグラウンド
デバッグモードの記入は可能である。そうでないとバッ
クグラウンドデバッグモードの記入は不可能である。
提示した具体例の中で与えられる。しかしながら、どの
記入方法も、バックグラウンドデバッグモードが使用可
能でないと成功しない。バックグラウンドデバッグモー
ドの使用可能であること（ｅｎａｂｌｅｍｅｎｔ）
はマイクロコンピュータ１０が外部ＲＥＳＥＴ信号によ
りリセットされる時に決定される。マイクロコンピュー
タ１ｏがリセットを出力すると、外部ＢＫＰＴビンのス
テートはラッチされる。若しＢＫＰＴのラッチされた値
が論理的にゼロである場合、その時はバックグラウンド
デバッグモードの記入は可能である。そうでないとバッ
クグラウンドデバッグモードの記入は不可能である。
バックグラウンドデバッグモード記入が使用可能の状態
はマイクロコンピュータ１０が再びリセットされないな
ら変更できない。
はマイクロコンピュータ１０が再びリセットされないな
ら変更できない。
パックグラウンドデバッグモード記入が可能であると仮
定すると、ＩＭＢ１２に接続されているデバイスの１つ
によるかまたは外部ＢＫＰＴピンを経由した外部デバイ
スにより、正規命令の１つとして与えられるバックグラ
ウンド命令の実行によるか、または２重のバックグラウ
ンドモードの障害（即ち第２番目のパス障害が第１パス
障害により起こった例外の処理中に起こる）の何れかに
より、そのモードはＢＫＰＴ入力の断定によりパスコン
トローラ（資）に記入される。
定すると、ＩＭＢ１２に接続されているデバイスの１つ
によるかまたは外部ＢＫＰＴピンを経由した外部デバイ
スにより、正規命令の１つとして与えられるバックグラ
ウンド命令の実行によるか、または２重のバックグラウ
ンドモードの障害（即ち第２番目のパス障害が第１パス
障害により起こった例外の処理中に起こる）の何れかに
より、そのモードはＢＫＰＴ入力の断定によりパスコン
トローラ（資）に記入される。
各種区切点とバックグラウンドデバッグモードの記入方
法の作用は下記の表に要約される。
法の作用は下記の表に要約される。
第４図の装置の動作のバックグラウンドデバッグモード
は正規プログラム実行の終了を含んでいる。ひとたびデ
バッグモードが記入されると、ＣＰＵＩＩへの割込みは
肯定されないか又は作用せず、命令の追跡は使用禁止で
ある。その実行に必要なデバッグ命令及びアドレス、及
び／またはオペランドデータは直列インタフェース５５
によりエＲバイプヘ与えられる。直列インタフェース５
５ハ、ＤＳＩビンを経由してこれらの命令と外部開発シ
ステムからのデータを受は取り、同時にステータス及び
リザルトデータをＤＳＯビンを経由して開発システムへ
通過させる。直列インタフェース団は、クロック信号Ｄ
ＳＣＬＫの各サイクル毎にデータ１ビツトをシフトイン
させ、データ１ビツトをシフトアウトさせる熟知のモト
ローラ直列周辺インタフェースと同様な方法で動作させ
る。ＤＳＣＬＫは外部開発システムにより与えられるの
で、直列インタフェースを制御し、そのマスクになると
云われる。
は正規プログラム実行の終了を含んでいる。ひとたびデ
バッグモードが記入されると、ＣＰＵＩＩへの割込みは
肯定されないか又は作用せず、命令の追跡は使用禁止で
ある。その実行に必要なデバッグ命令及びアドレス、及
び／またはオペランドデータは直列インタフェース５５
によりエＲバイプヘ与えられる。直列インタフェース５
５ハ、ＤＳＩビンを経由してこれらの命令と外部開発シ
ステムからのデータを受は取り、同時にステータス及び
リザルトデータをＤＳＯビンを経由して開発システムへ
通過させる。直列インタフェース団は、クロック信号Ｄ
ＳＣＬＫの各サイクル毎にデータ１ビツトをシフトイン
させ、データ１ビツトをシフトアウトさせる熟知のモト
ローラ直列周辺インタフェースと同様な方法で動作させ
る。ＤＳＣＬＫは外部開発システムにより与えられるの
で、直列インタフェースを制御し、そのマスクになると
云われる。
直列インタフェース団はスレーブとして動作する。
バックグラウンドデバッグそ一部の時に直列インタフェ
ース団がスレーブとして動作させる選択は本発明の提示
した実施例の特徴である。この選択は、本発明を使用す
るように設計された開発システムの実行に極めて大きな
自由度を与える。というのは、開発システムはＣＰＵＩ
Ｉがその正規モードの時に動作しているクロック速度に
より強制されないからである。
ース団がスレーブとして動作させる選択は本発明の提示
した実施例の特徴である。この選択は、本発明を使用す
るように設計された開発システムの実行に極めて大きな
自由度を与える。というのは、開発システムはＣＰＵＩ
Ｉがその正規モードの時に動作しているクロック速度に
より強制されないからである。
バックグラウンドデバッグモードに記入事象（ｅｖｅｎ
ｔ ）の１つの発生により、ＩＭＢ ＦＲＥＥＺＥ信号
はＩＭＢ １２上でバックグラウンドデバッグモードの
記入を他のデバイスに指示するように明らかに示す。外
部パスのＦＲＥＥＺＥ信号が、また示される。
ｔ ）の１つの発生により、ＩＭＢ ＦＲＥＥＺＥ信号
はＩＭＢ １２上でバックグラウンドデバッグモードの
記入を他のデバイスに指示するように明らかに示す。外
部パスのＦＲＥＥＺＥ信号が、また示される。
文脈積層（ｃｏｎｔｅｘ ｓｔａｃｋｉｎｇ）はバック
グラウンドデバッグモードに記入を実行されない。正規
命令の実行は停止され直列インタフェース団が使用可能
（イネーブル）となる。
グラウンドデバッグモードに記入を実行されない。正規
命令の実行は停止され直列インタフェース団が使用可能
（イネーブル）となる。
周辺デバイスによるＦＲＥＥＺＥへの適当なレスポンス
は、実時間文脈の明らかな損失なしに、バックグラウン
ドモードへの記入及びそれからの回復を与える。例えば
、ＳＩＭ１６の一部を形成する監視用（ｗａｔｃｈ−ｄ
ｏｇ）タイマは、若し時間切れになる前にクリアされな
いなら周期的な割込みまたはリセットを発生するように
構成（ｃｏｎｆｉｇｕｒ ）されることができる。明ら
かに、もしＦＩＥＺＥに応答してクロックを使用禁止に
することによりかようなタイマがターンオフする場合、
正規命令の実行は、バックグラウンドデバッグモードに
記入前に現れるにつれ監視用タイマのステートを失わず
に開始できるだろう。ＦＲＥＥＺＥに対応する最適な応
答はシステムの各構成要素に対する個別の原則にょシ決
定されなければならない。
は、実時間文脈の明らかな損失なしに、バックグラウン
ドモードへの記入及びそれからの回復を与える。例えば
、ＳＩＭ１６の一部を形成する監視用（ｗａｔｃｈ−ｄ
ｏｇ）タイマは、若し時間切れになる前にクリアされな
いなら周期的な割込みまたはリセットを発生するように
構成（ｃｏｎｆｉｇｕｒ ）されることができる。明ら
かに、もしＦＩＥＺＥに応答してクロックを使用禁止に
することによりかようなタイマがターンオフする場合、
正規命令の実行は、バックグラウンドデバッグモードに
記入前に現れるにつれ監視用タイマのステートを失わず
に開始できるだろう。ＦＲＥＥＺＥに対応する最適な応
答はシステムの各構成要素に対する個別の原則にょシ決
定されなければならない。
バックグラウンドデバッグモードの間でＣＰＵ １１と
の相互干渉するはずの外部開発システムは、勿論、外部
パスのＦＲＥＥＸＥラインを監視しなければならない。
の相互干渉するはずの外部開発システムは、勿論、外部
パスのＦＲＥＥＸＥラインを監視しなければならない。
ＦＲＥＥＺＥが実行されると、外部開発システムは、若
しＢＫＰＴを実行する場合、ＢＫＰＴを開放しデバッグ
命令とデータを転送し始める。
しＢＫＰＴを実行する場合、ＢＫＰＴを開放しデバッグ
命令とデータを転送し始める。
ひとたびバックグラウンドデバッグモードに置かれると
、ＣＰＵ １１は単に直列インタフェース恥により外部
開発システムから供給されるデバッグ命令を待ち受ける
。直列インタフェース５５を介しに情報の単一の転送は
１７ビツトを構成する。即ち、命令、オペランド又はレ
スポンスの１６ビツトトステータス情報の１ビツトから
成る。これは、１７ビツトは各方向に転送される。即ち
、直列インタフェース５から外部開発システムへ及び外
部開発システムから直列インタフェース５５へと、転送
されることに注意すべきである。
、ＣＰＵ １１は単に直列インタフェース恥により外部
開発システムから供給されるデバッグ命令を待ち受ける
。直列インタフェース５５を介しに情報の単一の転送は
１７ビツトを構成する。即ち、命令、オペランド又はレ
スポンスの１６ビツトトステータス情報の１ビツトから
成る。これは、１７ビツトは各方向に転送される。即ち
、直列インタフェース５から外部開発システムへ及び外
部開発システムから直列インタフェース５５へと、転送
されることに注意すべきである。
明らかに、バックグラウンドデバッグモードへ記入後、
最初の転送は実行されるべきデバッグ命令を構成する。
最初の転送は実行されるべきデバッグ命令を構成する。
続く転送は外部開発システムへのデバッグ命令の実行に
必要なアドレスとデータの如きオペランドの準備及び／
ｌたはデバッグ命令の実行の結果の準備を含んでいる。
必要なアドレスとデータの如きオペランドの準備及び／
ｌたはデバッグ命令の実行の結果の準備を含んでいる。
ひとたび完全なデバッグ命令及び必要なアドレスまたは
データが直列インタフェース５５の中にシフトされると
、命令は実行される。提示した実施例では、直列インタ
フェース５は、バックグラウンドデバッグモード記入に
より常に空になっているＩＲパイプ５１の段を舒て実行
される命令を通過させる。これは、かかるモード記入が
ただ命令範囲のみで起こるので可能である。
データが直列インタフェース５５の中にシフトされると
、命令は実行される。提示した実施例では、直列インタ
フェース５は、バックグラウンドデバッグモード記入に
より常に空になっているＩＲパイプ５１の段を舒て実行
される命令を通過させる。これは、かかるモード記入が
ただ命令範囲のみで起こるので可能である。
上に述べた如く、各転送の時に外部開発システムにより
受は取られた１７ビツトはデータの１６ビツトとステー
タスの１ビツト（最上位ビット）として解釈される。若
しステータスビットがｏなら、データは前のデバッグ命
令の実行の結果の妥当な転送と解釈されるべきである。
受は取られた１７ビツトはデータの１６ビツトとステー
タスの１ビツト（最上位ビット）として解釈される。若
しステータスビットがｏなら、データは前のデバッグ命
令の実行の結果の妥当な転送と解釈されるべきである。
若しステータスビットが１でデータが全て０なら、開発
システムは、ＣＰＵ １１がまだ前のデバッグ命令に応
答する準備がされていないと推定される。ステータスビ
ットが１で最下位の４ビツトデータもまた１なら、その
前に転送されたデバッグ命令は不法コマンドか、又は適
正に受は取られていなかったかの倒れかである。着しス
テータスビットとデータビットが全部１なら、デバッグ
命令の実行はパス誤シにより終了される。開発システム
は、直列インタフェースを１７またはそれ以上の連続し
た１の転送により再同期してよい。再同期を除くと、外
部開発システムは直列インタフェース５へ転送されるデ
ータの最上位ビットをゼロにセットしなければならない
。
システムは、ＣＰＵ １１がまだ前のデバッグ命令に応
答する準備がされていないと推定される。ステータスビ
ットが１で最下位の４ビツトデータもまた１なら、その
前に転送されたデバッグ命令は不法コマンドか、又は適
正に受は取られていなかったかの倒れかである。着しス
テータスビットとデータビットが全部１なら、デバッグ
命令の実行はパス誤シにより終了される。開発システム
は、直列インタフェースを１７またはそれ以上の連続し
た１の転送により再同期してよい。再同期を除くと、外
部開発システムは直列インタフェース５へ転送されるデ
ータの最上位ビットをゼロにセットしなければならない
。
デバッグ命令セットのコマンドは次のものを含む。即ち
、１）アドレスまたはデータレジスタの読出し、２）ア
ドレスまたはデータレジスタの書込ミ、３）システムレ
ジスタの読出し、４）システムレジスタの書込み、５）
メモリ位置の読出し、６）メモリ位置の書込み、７）メ
モリブロックのダンプ、８）メモリブロックの充足（ｆ
ｉｌｌ） 、 ９）メモリパイプのフラッシュ（ｆｌａ
ｓｈ）及び正規実行の再開、１０） ＩＭＢ １２の
５ＹＳＲ８Ｔラインを実行して周辺をリセットさせる、
１１）非動作（ＮＯＰ）を実行することである。
、１）アドレスまたはデータレジスタの読出し、２）ア
ドレスまたはデータレジスタの書込ミ、３）システムレ
ジスタの読出し、４）システムレジスタの書込み、５）
メモリ位置の読出し、６）メモリ位置の書込み、７）メ
モリブロックのダンプ、８）メモリブロックの充足（ｆ
ｉｌｌ） 、 ９）メモリパイプのフラッシュ（ｆｌａ
ｓｈ）及び正規実行の再開、１０） ＩＭＢ １２の
５ＹＳＲ８Ｔラインを実行して周辺をリセットさせる、
１１）非動作（ＮＯＰ）を実行することである。
レジスタ命令の場合では、ソースまたは行き先レジスタ
は命令自身のエンコードされたビットフィールドにより
特定される。プログラマモデルのアドレス及びデータレ
ジスタはすべてアクセス可能である。加えて、プログラ
マモデルのシステムレジスタの全部はアクセス可能であ
る（ ＰＣ，ＳＲ。
は命令自身のエンコードされたビットフィールドにより
特定される。プログラマモデルのアドレス及びデータレ
ジスタはすべてアクセス可能である。加えて、プログラ
マモデルのシステムレジスタの全部はアクセス可能であ
る（ ＰＣ，ＳＲ。
ＵＳＰ、 ＳＳＰ、 ＳＦＣ，ＤＦＣ，ＶＢＲを含む）
。 加えて、プログラマモデルに現れていないＡＴＥＭ
ＰとＢＴＥＭＰレジスタはリードシステムレジスタを介
してアクセス可能でアシ、システムレジスタのデバッグ
命令を書込む。勿論、プログラマモデルに現れない何か
他のレジスタは、若し必要なら、デバッギング命令をア
クセス可能にするようにされる。レジスタ書込みについ
て、命令に直接続く２つの転送を構成している３２ピツ
トは書込まれるべきデータを供給する。
。 加えて、プログラマモデルに現れていないＡＴＥＭ
ＰとＢＴＥＭＰレジスタはリードシステムレジスタを介
してアクセス可能でアシ、システムレジスタのデバッグ
命令を書込む。勿論、プログラマモデルに現れない何か
他のレジスタは、若し必要なら、デバッギング命令をア
クセス可能にするようにされる。レジスタ書込みについ
て、命令に直接続く２つの転送を構成している３２ピツ
トは書込まれるべきデータを供給する。
メモリの読出し書込みの場合において、そのアドレスは
命令に直接続く２つの転送により供給される３２ピツト
のアドレスにより特定される。書込みに対し、書込まれ
るバイト、ワードまたは長（ｌｏｎｇ）ワードはアドレ
スに続く１個または２個の転送により供給される。メモ
リの読出しには、ＳＦＣレジスタは使用されるべき機能
コードを供給する。即ち、ＳＦＣのビットはアクセスさ
れるべきアドレス場所を決定する。同様に、メモリの書
込みには、ＤＦＣレジスタは使用されるべき機能コード
を供給する。これは、ＳＦＣ，ＤＦＣがメモリリードラ
イトコマンドを使用する前にライトシステムレジスタコ
マンドを使用して適切に設定されなければならないこと
を意味する。
命令に直接続く２つの転送により供給される３２ピツト
のアドレスにより特定される。書込みに対し、書込まれ
るバイト、ワードまたは長（ｌｏｎｇ）ワードはアドレ
スに続く１個または２個の転送により供給される。メモ
リの読出しには、ＳＦＣレジスタは使用されるべき機能
コードを供給する。即ち、ＳＦＣのビットはアクセスさ
れるべきアドレス場所を決定する。同様に、メモリの書
込みには、ＤＦＣレジスタは使用されるべき機能コード
を供給する。これは、ＳＦＣ，ＤＦＣがメモリリードラ
イトコマンドを使用する前にライトシステムレジスタコ
マンドを使用して適切に設定されなければならないこと
を意味する。
メモリブロックのリード、ライト命令は、メモリからの
１つ以上のオペランドがアクセスされなければならない
時に使用される。何れの命令もブロック動作のためスタ
ートアドレスをセットするためにリードまたはライトメ
モリ命令により先行されなければならない。ひとたび、
スタートアドレスがセットされると、続くブロックのリ
ード、ライトはオペランドのサイズと書込み中のオペラ
ンド自身を供給することだけを必要とする。
１つ以上のオペランドがアクセスされなければならない
時に使用される。何れの命令もブロック動作のためスタ
ートアドレスをセットするためにリードまたはライトメ
モリ命令により先行されなければならない。ひとたび、
スタートアドレスがセットされると、続くブロックのリ
ード、ライトはオペランドのサイズと書込み中のオペラ
ンド自身を供給することだけを必要とする。
メモリの読出し、書込みを実行する能力は、工ＭＢ１２
、外部ハスインタフェース及び他のオフｆツブ周辺装置
が動作のバックグラウンドデバッグモードにて起動して
いなければならないことを意味することに注目すべきで
ある。即ち、これらは、停止動作によｊ５ ＦＲＥＥＺ
Ｅ信号に応答しない。ＦＲＥＥＺＥ信号は、監視用タイ
マ、周期的割込み発生器その他のサブシステムが、正規
命令の実行続行により所望されるような機械のプログラ
ムの文脈を保持するのに、適当な方法で応動することが
許容されることを主に具えている。
、外部ハスインタフェース及び他のオフｆツブ周辺装置
が動作のバックグラウンドデバッグモードにて起動して
いなければならないことを意味することに注目すべきで
ある。即ち、これらは、停止動作によｊ５ ＦＲＥＥＺ
Ｅ信号に応答しない。ＦＲＥＥＺＥ信号は、監視用タイ
マ、周期的割込み発生器その他のサブシステムが、正規
命令の実行続行により所望されるような機械のプログラ
ムの文脈を保持するのに、適当な方法で応動することが
許容されることを主に具えている。
役に立ちうる他の可能なデバッグモード命令は命令パイ
プを急に流れ出す（ｆｌａａａｈｉｎｇ）ことなしに正
規命令実行を再開始する命令と、マイクロコード改訂ナ
ンバーの如き、使用されるマイクロコンピュータ１０の
特定の型についての情報を復帰させる命令を包含する。
プを急に流れ出す（ｆｌａａａｈｉｎｇ）ことなしに正
規命令実行を再開始する命令と、マイクロコード改訂ナ
ンバーの如き、使用されるマイクロコンピュータ１０の
特定の型についての情報を復帰させる命令を包含する。
リード、ライトメモリコマントハマイクロコンピュータ
１０のオンチップ周辺装置を制御するメモリマツプレジ
スタをアクセスするのに使用できることに注目すべきで
ある。例えば、ＳＩＭ１６内のレジスタはＩＭＢ １２
のパスサイクルの外部視度を制御する２ビツトフイール
ドを収容している。これらのビットはパツクグラウ′ン
ドデバッグモードで読出し可能、書込み可能である。
１０のオンチップ周辺装置を制御するメモリマツプレジ
スタをアクセスするのに使用できることに注目すべきで
ある。例えば、ＳＩＭ１６内のレジスタはＩＭＢ １２
のパスサイクルの外部視度を制御する２ビツトフイール
ドを収容している。これらのビットはパツクグラウ′ン
ドデバッグモードで読出し可能、書込み可能である。
上述の記述から明らかなように、有力な開発支援特徴を
有するデータプロセッサが開示された。
有するデータプロセッサが開示された。
プロセッサは、交替で外部制御される径路（ｐａｔｈ）
がプロセッサへ命令を与えるのに利用される動作の交替
モードを具える。この交替の径路に使用される接続は、
動作の正規モードで他の開発支援特徴に対してだけ使用
され、したがって利用者がアクセスできるシステム資源
は専用にすることは出来ない。動作の交替モードにてプ
ロセッサに供給される命令は、正規実行装置により実行
されるので開発支援特徴を実行するのに要する追加のノ
・−ドウエアを最小にできるようにできた。
がプロセッサへ命令を与えるのに利用される動作の交替
モードを具える。この交替の径路に使用される接続は、
動作の正規モードで他の開発支援特徴に対してだけ使用
され、したがって利用者がアクセスできるシステム資源
は専用にすることは出来ない。動作の交替モードにてプ
ロセッサに供給される命令は、正規実行装置により実行
されるので開発支援特徴を実行するのに要する追加のノ
・−ドウエアを最小にできるようにできた。
第１図は、本発明の好ましい実施例を具えた集ｌｔＲ回
路ｆ−タグロセツシングシステムのブロック図である。 第２図は、第１図のデータプロセッサのプログラマモデ
ルを説明する図である。 第３図は、第１図のデータプロセッサの中央処理装置（
ＣＰＵ＞の部分構造を説明する図である。 第４図は、第３図の装置のデバッグモード直列インタフ
ェースを説明するブロック図である。 第１図において、 １１・・・ＣＰＵ １３・・・直列インタフェース １４・・・メモリ １５・・・タイマ １６・・・ＳＩＭ ＦＩＣ−，４ ＦＩＧ、２
路ｆ−タグロセツシングシステムのブロック図である。 第２図は、第１図のデータプロセッサのプログラマモデ
ルを説明する図である。 第３図は、第１図のデータプロセッサの中央処理装置（
ＣＰＵ＞の部分構造を説明する図である。 第４図は、第３図の装置のデバッグモード直列インタフ
ェースを説明するブロック図である。 第１図において、 １１・・・ＣＰＵ １３・・・直列インタフェース １４・・・メモリ １５・・・タイマ １６・・・ＳＩＭ ＦＩＣ−，４ ＦＩＧ、２
Claims (3)
- （１）第１、第２動作モードを有し、並列通信パス及び
直列通信パスを具えるデータプロセッシングシステムに
使用するデータプロセッサであり、そのデータプロセッ
サは、更に、第１動作モードにある間、並列通信パスに
よりメモリから取り出される第１の複数命令を逐次的に
実行する第１手段、第２動作モードにある間、直列通信
インタフェースにより受信される第２の複数命令を逐次
的に実行する第２手段を具え、更に、 第１、第２動作モードの間で、少なくとも１個の第２複
数命令に応答し、第２動作モードから第１動作モードに
切換えるモードスイッチ手段、モードスイッチ手段を、
第１動作モードから第２動作モードへ切換えを使用禁止
にする制御手段、を具備したことを特徴とするデータプ
ロセッサ。 - （２）モードスイッチ手段は、誤り条件に応答し、第１
動作モードから第２動作モードへ切換えることを特徴と
する前記特許請求の範囲第１項記載のデータプロセッサ
。 - （３）モードスイッチ手段は、少なくとも１つの第１複
数命令に応答し、第１動作モードから第２動作モードへ
切換えることを特徴とする特許請求の範囲第２項記載の
データプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/115,479 US5084814A (en) | 1987-10-30 | 1987-10-30 | Data processor with development support features |
| US115,479 | 1987-10-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01161448A true JPH01161448A (ja) | 1989-06-26 |
Family
ID=22361672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63274342A Pending JPH01161448A (ja) | 1987-10-30 | 1988-10-29 | 開発支援特徴を具えるデータプロセツサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5084814A (ja) |
| EP (1) | EP0313848B1 (ja) |
| JP (1) | JPH01161448A (ja) |
| KR (1) | KR970011212B1 (ja) |
| DE (1) | DE3851033T2 (ja) |
Families Citing this family (75)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522985B1 (en) | 1989-07-31 | 2003-02-18 | Texas Instruments Incorporated | Emulation devices, systems and methods utilizing state machines |
| US5535331A (en) * | 1987-09-04 | 1996-07-09 | Texas Instruments Incorporated | Processor condition sensing circuits, systems and methods |
| JPH0235524A (ja) * | 1988-03-14 | 1990-02-06 | Advanced Micro Devicds Inc | バスコンパチブルプログラマブルシーケンサ |
| US6304987B1 (en) | 1995-06-07 | 2001-10-16 | Texas Instruments Incorporated | Integrated test circuit |
| US5243700A (en) * | 1988-12-30 | 1993-09-07 | Larsen Robert E | Port expander architecture for mapping a first set of addresses to external memory and mapping a second set of addresses to an I/O port |
| JPH0719215B2 (ja) * | 1989-06-01 | 1995-03-06 | 三菱電機株式会社 | マイクロプロセッサ |
| JPH0324677A (ja) * | 1989-06-21 | 1991-02-01 | Oki Micro Design Miyazaki:Kk | Ｃｐｕコア |
| JP3005250B2 (ja) * | 1989-06-30 | 2000-01-31 | テキサス インスツルメンツ インコーポレイテツド | バスモニター集積回路 |
| US5212775A (en) * | 1990-01-04 | 1993-05-18 | National Semiconductor Corporation | Method and apparatus for observing internal memory-mapped registers |
| DE69033759T2 (de) * | 1990-01-04 | 2002-05-08 | National Semiconductor Corp., Santa Clara | Vorrichtung die die Beobachtung interner speicherzugeordneten Register ermöglicht |
| JPH03204737A (ja) * | 1990-01-08 | 1991-09-06 | Nec Corp | 信号処理プロセッサのデバッグ回路 |
| US6675333B1 (en) * | 1990-03-30 | 2004-01-06 | Texas Instruments Incorporated | Integrated circuit with serial I/O controller |
| DE69118781T2 (de) * | 1990-08-31 | 1996-10-31 | Advanced Micro Devices Inc | Übertragungssteuerungssystem für einen Rechner und Peripheriegeräte |
| JPH05233352A (ja) * | 1992-02-19 | 1993-09-10 | Nec Corp | マイクロプロセッサ |
| DE59209600D1 (de) * | 1992-03-27 | 1999-02-04 | Siemens Ag | Integrierter Mikroprozessor |
| GB2266605B (en) * | 1992-04-27 | 1995-10-11 | Intel Corp | Microprocessor having a run/stop pin for accessing an idle mode |
| GB2266606B (en) * | 1992-04-27 | 1996-02-14 | Intel Corp | A microprocessor with an external command mode |
| US5790834A (en) * | 1992-08-31 | 1998-08-04 | Intel Corporation | Apparatus and method using an ID instruction to identify a computer microprocessor |
| FR2696561B1 (fr) * | 1992-10-02 | 1994-12-23 | Sgs Thomson Microelectronics | Micro-calculateur pouvant fonctionner en mode d'émulation avec des périphériques internes et externes. |
| JP2932963B2 (ja) * | 1994-01-21 | 1999-08-09 | モトローラ・インコーポレイテッド | 効率的なビット移動能力を有するデータ・プロセッサとその方法 |
| US5488688A (en) * | 1994-03-30 | 1996-01-30 | Motorola, Inc. | Data processor with real-time diagnostic capability |
| GB2289147B (en) * | 1994-04-25 | 1998-04-15 | Advanced Risc Mach Ltd | Testing data processing apparatus |
| WO1995034086A1 (en) * | 1994-06-03 | 1995-12-14 | Motorola Inc. | A dual function interface for pcmcia compatible peripheral cards and method of use therein |
| TW247949B (en) * | 1994-11-10 | 1995-05-21 | Motorola Inc | Data processor with transparent operation during a background mode and method therefor |
| US5717931A (en) * | 1994-12-20 | 1998-02-10 | Motorola, Inc. | Method and apparatus for communicating between master and slave electronic devices where the slave device may be hazardous |
| US5822550A (en) * | 1994-12-22 | 1998-10-13 | Texas Instruments Incorporated | Split data path fast at-bus on chip circuits systems and methods |
| JP2752592B2 (ja) * | 1994-12-28 | 1998-05-18 | 日本ヒューレット・パッカード株式会社 | マイクロプロセッサ、マイクロプロセッサ−デバッグツール間信号伝送方法及びトレース方法 |
| CN1279449C (zh) * | 1994-12-28 | 2006-10-11 | 株式会社东芝 | 微处理器 |
| US5964893A (en) * | 1995-08-30 | 1999-10-12 | Motorola, Inc. | Data processing system for performing a trace function and method therefor |
| JP3846939B2 (ja) * | 1995-08-30 | 2006-11-15 | フリースケール セミコンダクター インコーポレイテッド | データプロセッサ |
| US5737516A (en) * | 1995-08-30 | 1998-04-07 | Motorola, Inc. | Data processing system for performing a debug function and method therefor |
| US5704034A (en) * | 1995-08-30 | 1997-12-30 | Motorola, Inc. | Method and circuit for initializing a data processing system |
| US5544311A (en) * | 1995-09-11 | 1996-08-06 | Rockwell International Corporation | On-chip debug port |
| US5969538A (en) | 1996-10-31 | 1999-10-19 | Texas Instruments Incorporated | Semiconductor wafer with interconnect between dies for testing and a process of testing |
| US5964863A (en) * | 1996-04-15 | 1999-10-12 | Motorola, Inc. | Method and apparatus for providing pipe fullness information external to a data processing system |
| US5751735A (en) * | 1996-11-14 | 1998-05-12 | Hewlett-Packard Company | Integrated debug trigger method and apparatus for an integrated circuit |
| US5771240A (en) * | 1996-11-14 | 1998-06-23 | Hewlett-Packard Company | Test systems for obtaining a sample-on-the-fly event trace for an integrated circuit with an integrated debug trigger apparatus and an external pulse pin |
| WO1998025996A1 (en) * | 1996-12-13 | 1998-06-18 | Jsp Corporation | Expanded particles of polyolefin resin and process for preparing the same |
| DE69728507T2 (de) * | 1996-12-20 | 2005-03-24 | Texas Instruments Inc., Dallas | Nichtintrusive Kodehaltepunkte in einem Prozessorbefehlsausführungspipeline |
| US6065106A (en) * | 1996-12-20 | 2000-05-16 | Texas Instruments Incorporated | Resuming normal execution by restoring without refetching instructions in multi-word instruction register interrupted by debug instructions loading and processing |
| DE19747082C1 (de) * | 1997-10-24 | 1999-01-28 | Dspecialists Ges Fuer Innovati | Schaltungsanordnung zur zeitweisen Deaktivierung einer Überwachungsschaltung für einen Mikroprozessor |
| US6016555A (en) * | 1997-11-19 | 2000-01-18 | Texas Instruments Incorporated | Non-intrusive software breakpoints in a processor instruction execution pipeline |
| US6055649A (en) * | 1997-11-19 | 2000-04-25 | Texas Instruments Incorporated | Processor test port with scan chains and data streaming |
| KR100265362B1 (ko) | 1997-12-30 | 2000-09-15 | 김영환 | 직병렬 방식을 이용한 마이크로프로세서의 데이터송수신 방법 |
| US6408413B1 (en) | 1998-02-18 | 2002-06-18 | Texas Instruments Incorporated | Hierarchical access of test access ports in embedded core integrated circuits |
| US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
| SG77671A1 (en) * | 1998-03-23 | 2001-01-16 | Jsp Corp | Foamed and expanded beads of polypropylene resin for molding |
| US6145103A (en) * | 1998-04-07 | 2000-11-07 | Advanced Micro Devices, Inc. | Emulator support mode for disabling and reconfiguring timeouts of a watchdog timer |
| SE520101C2 (sv) | 1998-05-13 | 2003-05-27 | Axis Ab | Integrerad krets och metod för att förmå en intgrerad krets att exekvera instruktioner |
| SE9801678L (sv) | 1998-05-13 | 1999-11-14 | Axis Ab | Datorchip och datoranordning med förbättrad avlusningsförmåga |
| EP0963827B1 (en) * | 1998-06-11 | 2002-10-23 | Jsp Corporation | Molded article of foamed and expanded beads of propylene resin |
| US6145123A (en) * | 1998-07-01 | 2000-11-07 | Advanced Micro Devices, Inc. | Trace on/off with breakpoint register |
| DE19835610A1 (de) * | 1998-08-06 | 2000-02-10 | Siemens Ag | Programmgesteuerte Einheit und Verfahren zum Debuggen derselben |
| US7058862B2 (en) * | 2000-05-26 | 2006-06-06 | Texas Instruments Incorporated | Selecting different 1149.1 TAP domains from update-IR state |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6591378B1 (en) * | 2000-02-22 | 2003-07-08 | Motorola, Inc. | Debug controller in a data processor and method therefor |
| US6754852B2 (en) * | 2000-03-02 | 2004-06-22 | Texas Instruments Incorporated | Debug trigger builder |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
| US7287147B1 (en) * | 2000-12-29 | 2007-10-23 | Mips Technologies, Inc. | Configurable co-processor interface |
| US7237090B1 (en) | 2000-12-29 | 2007-06-26 | Mips Technologies, Inc. | Configurable out-of-order data transfer in a coprocessor interface |
| US7178133B1 (en) | 2001-04-30 | 2007-02-13 | Mips Technologies, Inc. | Trace control based on a characteristic of a processor's operating state |
| US7185234B1 (en) * | 2001-04-30 | 2007-02-27 | Mips Technologies, Inc. | Trace control from hardware and software |
| US7124072B1 (en) | 2001-04-30 | 2006-10-17 | Mips Technologies, Inc. | Program counter and data tracing from a multi-issue processor |
| US7181728B1 (en) | 2001-04-30 | 2007-02-20 | Mips Technologies, Inc. | User controlled trace records |
| US7069544B1 (en) | 2001-04-30 | 2006-06-27 | Mips Technologies, Inc. | Dynamic selection of a compression algorithm for trace data |
| US7168066B1 (en) | 2001-04-30 | 2007-01-23 | Mips Technologies, Inc. | Tracing out-of order load data |
| US7134116B1 (en) | 2001-04-30 | 2006-11-07 | Mips Technologies, Inc. | External trace synchronization via periodic sampling |
| US7065675B1 (en) | 2001-05-08 | 2006-06-20 | Mips Technologies, Inc. | System and method for speeding up EJTAG block data transfers |
| US7043668B1 (en) | 2001-06-29 | 2006-05-09 | Mips Technologies, Inc. | Optimized external trace formats |
| US7231551B1 (en) | 2001-06-29 | 2007-06-12 | Mips Technologies, Inc. | Distributed tap controller |
| DE10138918A1 (de) * | 2001-08-08 | 2003-03-06 | Infineon Technologies Ag | Programmgesteuerte Einheit |
| US7159101B1 (en) | 2003-05-28 | 2007-01-02 | Mips Technologies, Inc. | System and method to trace high performance multi-issue processors |
| CN1555005A (zh) * | 2003-12-29 | 2004-12-15 | ����ͨѶ�ɷ�����˾ | 动态循环流水线的交叠式命令提交方法 |
| US7788438B2 (en) | 2006-10-13 | 2010-08-31 | Macronix International Co., Ltd. | Multi-input/output serial peripheral interface and method for data transmission |
| US20100117242A1 (en) * | 2008-11-10 | 2010-05-13 | Miller Gary L | Technique for packaging multiple integrated circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59146352A (ja) * | 1983-02-09 | 1984-08-22 | Nec Corp | シングル・チップ・マイクロコンピュータ |
| JPS62197855A (ja) * | 1986-02-25 | 1987-09-01 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タ |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1540923A (en) * | 1975-12-01 | 1979-02-21 | Intel Corp | Programmable single chip mos computer |
| US4236204A (en) * | 1978-03-13 | 1980-11-25 | Motorola, Inc. | Instruction set modifier register |
| US4231087A (en) * | 1978-10-18 | 1980-10-28 | Bell Telephone Laboratories, Incorporated | Microprocessor support system |
| US4296469A (en) * | 1978-11-17 | 1981-10-20 | Motorola, Inc. | Execution unit for data processor using segmented bus structure |
| US4307445A (en) * | 1978-11-17 | 1981-12-22 | Motorola, Inc. | Microprogrammed control apparatus having a two-level control store for data processor |
| US4338660A (en) * | 1979-04-13 | 1982-07-06 | Relational Memory Systems, Inc. | Relational break signal generating device |
| US4342078A (en) * | 1979-05-21 | 1982-07-27 | Motorola, Inc. | Instruction register sequence decoder for microprogrammed data processor and method |
| US4486827A (en) * | 1979-11-09 | 1984-12-04 | Zilog, Inc. | Microprocessor apparatus |
| US4312066A (en) * | 1979-12-28 | 1982-01-19 | International Business Machines Corporation | Diagnostic/debug machine architecture |
| US4441154A (en) * | 1981-04-13 | 1984-04-03 | Texas Instruments Incorporated | Self-emulator microcomputer |
| US4399870A (en) * | 1981-10-22 | 1983-08-23 | Hughes Tool Company | Annulus operated test valve |
| JPS58105366A (ja) * | 1981-12-16 | 1983-06-23 | Fujitsu Ltd | デバツグ機能を持つマイクロコンピユ−タ |
| JPS58129559A (ja) * | 1982-01-26 | 1983-08-02 | Nec Corp | デバツガ |
| US4507727A (en) * | 1982-02-11 | 1985-03-26 | Texas Instruments Incorporated | Microcomputer with ROM test mode of operation |
| JPS58223848A (ja) * | 1982-06-23 | 1983-12-26 | Oki Electric Ind Co Ltd | マイクロプロセツサ |
| US4524415A (en) * | 1982-12-07 | 1985-06-18 | Motorola, Inc. | Virtual machine data processor |
| US4698750A (en) * | 1984-12-27 | 1987-10-06 | Motorola, Inc. | Security for integrated circuit microcomputer with EEPROM |
| US4674089A (en) * | 1985-04-16 | 1987-06-16 | Intel Corporation | In-circuit emulator |
| US4700293A (en) * | 1985-05-14 | 1987-10-13 | The United States Of America As Represented By The Secretary Of The Air Force | Maintenance port system incorporating software development package |
| US4677586A (en) * | 1985-06-04 | 1987-06-30 | Texas Instruments Incorporated | Microcomputer device having test mode substituting external RAM for internal RAM |
| US4740882A (en) * | 1986-06-27 | 1988-04-26 | Environmental Computer Systems, Inc. | Slave processor for controlling environments |
| US4710927A (en) * | 1986-07-24 | 1987-12-01 | Integrated Device Technology, Inc. | Diagnostic circuit |
-
1987
- 1987-10-30 US US07/115,479 patent/US5084814A/en not_active Expired - Lifetime
-
1988
- 1988-09-29 EP EP88116088A patent/EP0313848B1/en not_active Expired - Lifetime
- 1988-09-29 DE DE3851033T patent/DE3851033T2/de not_active Expired - Fee Related
- 1988-10-28 KR KR1019880014070A patent/KR970011212B1/ko not_active Expired - Lifetime
- 1988-10-29 JP JP63274342A patent/JPH01161448A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59146352A (ja) * | 1983-02-09 | 1984-08-22 | Nec Corp | シングル・チップ・マイクロコンピュータ |
| JPS62197855A (ja) * | 1986-02-25 | 1987-09-01 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0313848A3 (en) | 1990-09-26 |
| KR970011212B1 (ko) | 1997-07-08 |
| DE3851033D1 (de) | 1994-09-15 |
| EP0313848A2 (en) | 1989-05-03 |
| KR890007157A (ko) | 1989-06-19 |
| DE3851033T2 (de) | 1995-03-02 |
| US5084814A (en) | 1992-01-28 |
| EP0313848B1 (en) | 1994-08-10 |
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