JPS6252340B2

JPS6252340B2 -

Info

Publication number: JPS6252340B2
Application number: JP56013111A
Authority: JP
Inventors: Yoshio Kiryu
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-01-31
Filing date: 1981-01-31
Publication date: 1987-11-05
Also published as: JPS57127999A

Description

【発明の詳細な説明】本発明は、記憶装置、特に多重プロセツサによ
り共有され、かつ適切にエラー・ステータスを転
送できる記憶装置に関するものである。

通常、記憶装置内では、書き込み、読み出し動
作に際してチエツクを行い、エラーが発生した場
合にはエラー・レジスタにその内容を書き込むと
ともに、プロセツサに対してエラー報告を行い、
その後ログ・アウト情報を送出する。エラーの種
類としては、アドレス・パリテイ・エラー、書き
込みデータ・パリテイ・エラー、読み出しデー
タ・パリテイ・エラー、読み出しデータ１ビツ
ト・エラー、読み出し２ビツト・エラー、タイミ
ング・エラー等がある。

エラー・ステータス・ビツトは、どのアドレス
の何ビツト目のデータか、どのプロセツサか（多
重プロセツサの場合）等を内容とするエラー・レ
ジスタのログ・アウト情報である。

従来、記憶装置におけるエラー・ステータスの
転送方法としては、第１図ａに示すように、エラ
ーを検出したメモリ・サイクルｔ内でエラー報告
とともにエラー・ステータスも転送する第１の方
法と、第１図ｂに示すように、エラー・ステータ
スを記憶装置内に一時記録しておき、エラー報告
後、エラー・ステータスの転送指令がプロセツサ
から送られたときエラー・ステータスを転送する
第２の方法が用いられている。これは、第２図に
示すように、多重プロセツサにより共有される記
憶装置２においても、全く同じ方法で実施され
る。

しかし、前記第１の方法では、エラーを検出し
たメモリ・サイクル内でエラー報告と同時にロ
グ・アウト情報を送るので、多量の情報を転送で
きないという欠点がある。特に、最近、記憶装置
に使用されるメモリ素子の動作が高速化されてい
るため、メモリ・サイクルは短くなり、上記の欠
点はますます助長される。それを解決する方法と
しては、ステータス転送ラインを複数本並列に増
設するか、あるいはエラー・ステータスの転送ピ
ツチを短くすることが考えられるが、いずれもコ
スト・アツプを招く。

また、前記第２の方法では、エラー報告後、プ
ロセツサからの転送指令によつて割り込みがかか
り、実行中の処理が中断されてログ・アウト情報
が転送されるので、第２図に示すように、多重プ
ロセツサによつて共有される記憶装置２の場合、
プロセツサ１０，１１相互間の連絡がないときに
は、エラー・ステータスの転送１０ROが終了す
るまでの間に、他のプロセツサ１１から記憶装置
２に対する新たな要求１１２が発行されてしま
い、これらの新たな要求によつて起動されたメモ
リ・サイクルでは、もしエラーが検出されてもエ
ラー・ステータスを記録することができない。

通常、エラーが発生する場合、間けつ的に発生
する障害であつても、１回だけ起こることは少な
く、きわめて短時間内では殆んど連続して発生す
ることが多いと推定される。例えば、信号ライン
が切れかかつている場合等には、何回か、オープ
ンになつたり再びシヨートして回復したりして、
間けつ的な障害を起こしたのち、完全に切断され
て固定障害に経る。しかし、間けつ的に障害を起
こしている時にオープンになつたり、再びシヨー
トしたりするのに要する時間は、記憶装置などの
データ処理装置の動作時間に比べ充分大きいた
め、連続してエラーが起こる。したがつて、多重
プロセツサの一方にエラー・ステータスを転送し
ている期間中、他方からの新たな要求で起動され
たメモリ・サイクルでも、エラーが検出される可
能性は大きいと考えられる。

このように、前記第１の方法では、メモリ素子
の高速動作がネツクとなつており、前記第２の方
法では、記憶装置のコントロール部の機能不足が
ネツクとなつている。

また、第２の方法では、エラー・ステータス転
送指令のトリガとなるエラー報告は複数回行われ
たにもかかわらず、記憶装置内には一種類のエラ
ー・ステータスしか記録されていないため、複数
回のエラー報告がそれぞれ異なつたプロセツサに
発行された場合には、記録されたエラー・ステー
タスをどのプロセツサに転送するか制御できなく
なり、プロセツサは有効なエラー情報を全く入手
できなくなる。

さらに、最近の大形データ処理装置では、通
常、データの先行処理、あるいは並行処理を実行
しているが、エラー・ステータス情報を使つてエ
ラー発生時の処理を再試行しようとしても、プロ
セツサ側にエラー・ステータス情報が残つていな
いため、再試行が不可能となる。

また、第２図に示すように、プロセツサ１０，
１１相互間に連絡手段がある場合には、記憶装置
２からプロセツサ１０にエラー報告後、エラー・
ステータスの転送が終了するまでの間、連絡ライ
ン１９を介して他方のプロセツサ１１に信号を送
り、プロセツサ１１からの新たな要求を一時抑止
するように制御することもできるが、これは記憶
装置の動作速度が遅い場合にのみ可能である。記
憶装置の動作が高速化され、メモリ・サイクルが
短縮されると、連絡ライン１９を介して信号を送
つても、新たな要求の抑止が間に合わなくなり、
前述と全く同じ問題が生じてしまう。

本発明の目的は、このような従来の問題点を解
消するため、多重プロセツサにより共有される記
憶装置において、１つのプロセツサに集中して、
あるいは異なるプロセツサに分散して、複数回の
エラーが検出された場合およびエラー検出時のト
レース情報が多量である場合でも、それぞれエラ
ー報告に対応付けて、正確にエラー・ステータス
情報を所定のプロセツサに転送できる記憶装置を
提供することにある。

本発明の記憶装置は、エラー報告後、エラー・
ステータスの転送が終了するまでの間に、各プロ
セツサから発行された要求により起動されるメモ
リ・サイクルでエラーが発生しても、そのエラ
ー・ステータスも記録できるように、エラー・ス
テータス・レジスタを複数個設け、エラー報告時
に、複数個のレジスタ中のどのレジスタにエラ
ー・ステータスが記録されたかを示す識別ビツト
を報告することを特徴とする（第１の発明）。さ
らに、エラー・ステータス・レジスタを複数個設
けるとともに、各レジスタごとに、どのプロセツ
サからの要求により起動したメモリ・サイクルで
発生のエラーかを示すプロセツサ識別ビツトを設
け、エラー・ステータスの転送指令を受けると、
転送指令を発行したプロセツサ番号とプロセツサ
識別ビツトを比較して、一致したとき、複数個の
エラー・ステータス・レジスタの中から転送すべ
きレジスタを選択することを特徴とする（第２の
発明）。

以下、本発明の実施例を、図面により説明す
る。

第３図は、本発明（第１の発明）の実施例を示
す記憶装置のブロツク図である。

第３図では、一例として記憶装置２０が２台の
プロセツサ１０，１１に接続されている場合を示
す。

第３図に示す記憶装置２０は、２台のプロセツ
サ１０，１１にそれぞれエラー報告信号１１０，
１１１とエラー・ステータス・レジスタ（以下
ESR）識別ビツト１２０，１２１を送出するた
めのエラー報告回路１３、複数個のレジスタから
なるESR群１８、ESR書き込み選択信号１５を
送つてESR群１８の中の１つを選択し書き込み
を制御するESR制御回路１４、およびESR群１
８の各レジスタ（ESR0〜３）に対する書き込み
信号１７０〜１７３を送出して書き込みを実行す
るESR書き込み回路１６を具備している。

また、プロセツサ１０，１１相互間では、それ
ぞれアクセス要求抑止信号１９０，１９１が授受
される。いま、プロセツサ１０からの要求により
起動されたメモリ・サイクルで最初にエラーが検
出された場合、記憶装置２０は次のような順序で
動作する。

記憶装置２０では先ずエラー信号によつて
ESR制御回路１４が起動される。最初のエラー
発生であるため、ESR群１８内の全レジスタは
空き状態であり、ESR制御回路１４は０番目の
レジスタ（ESR0）を選択するようにESR書き込
み選択信号を発生する。

一方、エラー報告回路１３は、エラー信号と
ESR書き込み選択信号１５が入力すると、エラ
ー信号からプロセツサ１０に対するエラー報告信
号１１０を発生するとともに、ESR書き込み選
択信号１５からプロセツサ１０に対するESR識
別ビツト１２０を発生し、ESR群１８のレジス
タ（ESR0）にエラー・ステータスが記録された
ことをプロセツサ１０に報告する。

一方、ESR書き込み回路１６は、ESR書き込
み選択信号１５の入力により、書き込み信号１７
０を発生してエラー・ステータス情報を０番目の
レジスタ（ESR0）に書き込む。

また、プロセツサ１０は、記憶装置２０からエ
ラー報告を受けると、ESR群１８の読み出しが
終了するまで、自分自身の記憶装置２０に対する
要求を一時抑止するとともに、抑止信号１９０を
発行してプロセツサ１１の要求も一時抑止した
後、ESR識別ビツト１２０にもとづいてESR転
送指令を記憶装置２０に送出する。

このとき、抑止が間に合わずに、自分自身ある
いは他方のプロセツサ１１から記憶装置２０に要
求が送出され、その要求で起動されたメモリ・サ
イクルでエラーが検出された場合には、前述と同
じように、ESR制御回路１４、ESR書き込み回
路１６の制御によりESR群１８内の空きレジス
タに順次エラー・ステータスを記録するととも
に、エラー報告回路１３からエラー報告信号１１
０または１１１とESR識別ビツト１２０または
１２１をプロセツサ１０または１１に送出する。
プロセツサ１０または１１は、エラー報告と、エ
ラー・ステータスを記録したESR群１８の番号
の報告を受けると、これらの報告にもとづいて対
応するエラー・ステータスを記録したESRの転
送指令を発行する。

このようにして、１つのエラー・ステータスの
転送中に別のエラーが発生したとき、あるいは連
続してエラーが発生したときでも、複数個のレジ
スタ（ESR0〜３）の空いているうちの若番から
順にエラー・ステータスを記録していくので、有
効なすべてのエラー情報を確実にプロセツサに転
送することができる。

第３図では、プロセツサが２台の場合を示して
いるが、エラー報告信号１１０，１１１……、
ESR識別ビツト１２０，１２１，……等を各プ
ロセツサ単位に増設することにより、３台以上の
場合にも簡単に拡張することができる。

また、ESR識別ビツト１２０，１２１を転送
する時刻は、エラー報告１１０，１１１と同時に
送る必要はなく、エラー報告との対応付けが可能
な範囲内で任意の時刻に送ることができる。

また、ESR群１８のレジスタ数についても、
２個以上であれば任意の数に設定できる。

第４図は、本発明（第２の発明）の実施例を示
す記憶装置のブロツク図である。

第４図では、第３図と同じように、２台のプロ
セツサ１０，１１に記憶装置２１が接続されてい
る場合を示す。

第４図に示す記憶装置２１は、ESR情報２２
０，２２１を各プロセツサ１０，１１に送出する
ための出力プロセツサ選択回路３２、プロセツサ
１０，１１からのESR転送指令信号２１０，２
１１を受けるためのESR転送指令受付回路２
３、ESR群１８、転送すべきESRを選択する
ESR選択回路３０、各ESRに対応したプロセツ
サ識別ビツト・フリツプ・フロツプ群２５、およ
びプロセツサ選択信号２４とプロセツサ識別ビツ
ト２６０〜２６３とを比較するプロセツサ番号比
較回路２７を具備している。

第５図ａ，ｂは、それぞれ第４図の動作タイ
ム・チヤートである。

先ず、第５図ａにより、最初にプロセツサ１
０、２〜３回目にプロセツサ１１、４回目にプロ
セツサ１０からの各要求により起動されたメモ
リ・サイクルで、それぞれエラーが検出された場
合を説明する。

第４図では、エラー検出の順番にESR群１８
内の若番のESRに記録するものとする。第５図
ａの黒の太線は、各メモリ・サイクルでエラーが
検出されたことを示し、それらに対応するエラ
ー・ステータスはESR0〜３に記録される。

先ず、メモリ・サイクル１で検出されたエラー
のエラー・ステータスをESR群１８内のESR０
に記録するが、同時にプロセツサ識別ビツト・フ
リツプ・フロツプ群２５内のESR0用フリツプ・
フロツプにもプロセツサ番号を記録する。

同じようにして、メモリ・サイクル２〜４で検
出されたエラーについても、ESR群１８内の
ESR1〜３、およびプロセツサ識別ビツト・フリ
ツプ・フロツプ群２５内のESR1〜３用フリツ
プ・フロツプに、それぞれエラー・ステータスお
よびプロセツサ番号を記録する。

また、同時に、従来と同じようにして、エラー
報告回路（図示省略）から各プロセツサ１０，１
１にエラー報告を送出する。なお、第４図におい
て、出力プロセツサ選択回路３２からエラー報告
を送出してもよい。

次に、プロセツサ１１よりESR転送指令信号
２１１が送られてくると、ESR転送指令受付回
路２３はこれを受け付けて、プロセツサ選択信号
２４を発生し、プロセツサ番号比較回路２７と出
力プロセツサ選択回路３２に送出する。このと
き、プロセツサ選択信号２４は、プロセツサ１１
を示している。

プロセツサ番号比較回路２７は、入力されたプ
ロセツサ選択信号２４と、プロセツサ識別ビツ
ト・フリツプ・フロツプ群２５からの識別ビツト
２６０〜２６３を比較し、プロセツサ番号一致
ESR信号２８を出力する。この場合、プロセツ
サ識別ビツト２６１，２６２がそれぞれプロセツ
サ１１を示しているので、プロセツサ番号一致
ESR信号２８はESR1と２が一致している旨の内
容をESR選択回路３０に通知する。

ESR選択回路３０は、プロセツサ番号一致
ESR信号２８を受けると、ESR群１８内のエラ
ー・ステータスを記録しているESRの出力、こ
の場合はプロセツサ番号一致ESR信号２８が示
すESR1と２の出力２９１と２９２の中、若番の
ESR1の出力２９１を選んで、ESR情報３１を出
力プロセツサ選択回路３２に送出する。

出力プロセツサ選択回路３２は、ESR情報３
１を受けると、プロセツサ選択信号２４の内容に
したがつて、この情報３１をESR情報２２１と
してプロセツサ１１に転送する。

これ以外のエラー・ステータス情報も、ESR
転送指令信号２１０あるいは２１１が各プロセツ
サ１０，１１から発行されると、前述の動作と同
じようにして、各プロセツサ１０，１１に対しエ
ラー検出の順番に転送される。

以上の説明では、プロセツサが２台の場合につ
いての説明であるが、３台以上にも簡単に拡張す
ることができる。また、ESR群１８内の各ESR
に記録する順番や、各プロセツサ１０，１１への
転送の順番等は、任意に選択することができ、さ
らにESRの数についても２個以上であれば任意
に選択可能である。

第５図ｂは、第４図における他の実施例の動作
タイム・チヤートであつて、エラーを検出したメ
モリ・サイクルと、ESR転送指令を受けたメモ
リ・サイクルとが混在する場合を示す。

すなわち、第５図ｂでは、最初のメモリ・サイ
クルのみプロセツサ１０から、２、３、５番目の
サイクルではプロセツサ１１からの各要求にもと
づいてエラーが発生し（黒の太線）、４番目のサ
イクルではプロセツサ１１からESR転送指令が
送られたこと（白線）を示している。この場合、
メモリ・サイクル１、２、３に発生したエラーに
対応するエラー・ステータスは、ESR0、１、２
にそれぞれ記録されているので、４番目のメモ
リ・サイクルでプロセツサ１１からESR転送指
令が送られると、先ず若番のESR1の内容を転送
し、次に空いたESR1よりも新しいエラーのエラ
ー・ステータスを記録しているESR2の内容を
ESR1にシフトしてESR2を空ける。このよう
に、ESR転送指令によつて、エラー・ステータ
スを転送し、ESRに空きが生じた場合には、そ
の時点で空いたESRよりも新しいエラー・ステ
ータスが記録されたESRの内容を、若番のESR
側にシフトして空きをつめれば、以後のメモリ・
サイクルでエラーを検出して、空いているESR
に若番から順にエラー・ステータスを記録するこ
とができる。つまり、第５図ｂに示すように、５
番目のサイクルでエラーが発生した場合、ESR
群１８にはESR2、３、４……の空きレジスタが
存在し、若番のESR2にエラー・ステータスを記
録することができるので、常にエラー検出の順番
にESRの若番から記録可能となる。これによ
り、転送指令のあつたプロセツサには、所定の順
番どおりにエラー・ステータスを転送することが
できる。

以上説明したように、本発明によれば、多重プ
ロセツサにより共有される記憶装置において、エ
ラー・ステータス転送のための抑止が間に合わな
かつた要求によつて起動したメモリ・サイクルで
発生したエラーを含めて、集中的、あるいは分散
して複数回のエラーが検出された場合でも、エラ
ー検出時のトレース情報等の多量な情報でも、エ
ラー報告に対応付けて、エラー・ステータス情報
を所定のプロセツサに転送することができる。

【図面の簡単な説明】

第１図は従来におけるエラー・ステータス転送
方法の説明図、第２図は従来の多重プロセツサと
記憶装置間におけるエラー・ステータス転送動作
の説明図、第３図は本発明（第１の発明）の実施
例を示す記憶装置のブロツク図、第４図は本発明
（第２の発明）の実施例を示す記憶装置のブロツ
ク図、第５図は第４図の動作タイム・チヤートで
ある。１０，１１：プロセツサ、２，２０，２１：記
憶装置、１９，１９０，１９１：アクセス要求抑
止信号、１０２，２１０，２１１：ESR転送指
令信号、１１２：メモリ・アクセス要求信号、１
０RO，２２０，２２１：ESR情報、１１０，１
１１：エラー報告信号、１２０，１２１：ESR
識別ビツト、１３：エラー報告回路、１４：
ESR制御回路、１５：ESR書込選択信号、１
６：ESR書込回路、１８：ESR群、１７０〜１
７３：ESR書込信号、２３：ESR転送指令受付
回路、２４：プロセツサ選択信号、２５：プロセ
ツサ識別ビツト・フリツプ・フロツプ群、２７：
プロセツサ番号比較回路、２８：プロセツサ番号
一致ESR信号、３０：ESR選択回路、３１：
ESR情報、３２：出力プロセツサ選択回路、２
６０〜２６３：ESRプロセツサ識別ビツト、２
９０〜２９３：ESR出力。

Claims

【特許請求の範囲】１多重プロセツサにより共有される記憶装置に
おいて、エラー・ステータスを記録するための複
数個のエラー・ステータス・レジスタ、および各
プロセツサに対してエラー報告を行うときに、上
記複数個のエラー・ステータス・レジスタ中のど
のレジスタにエラー・ステータスを記録したかを
示す識別ビツトを報告する手段を有することを特
徴とする記憶装置。２多重プロセツサにより共有される記憶装置に
おいて、エラー・ステータスを記録するための複
数個のエラー・ステータス・レジスタ、該エラ
ー・ステータス・レジスタごとに、どのプロセツ
サからの要求時に生じたエラーかを示すプロセツ
サ識別ビツト、エラー・ステータス転送指令を受
けたとき、転送指令を発行したプロセツサの番号
と上記プロセツサ識別ビツトとを比較する手段、
および該比較手段の一致出力により複数個のエラ
ー・ステータス・レジスタ中から転送すべきレジ
スタを選択する手段を有することを特徴とする記
憶装置。