JPS6252473B2 - - Google Patents
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- JPS6252473B2 JPS6252473B2 JP53124903A JP12490378A JPS6252473B2 JP S6252473 B2 JPS6252473 B2 JP S6252473B2 JP 53124903 A JP53124903 A JP 53124903A JP 12490378 A JP12490378 A JP 12490378A JP S6252473 B2 JPS6252473 B2 JP S6252473B2
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- JP
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- potential
- layer
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- substrate
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/857—Complementary IGFETs, e.g. CMOS comprising an N-type well but not a P-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は低電力かつ高集積化が可能な論理デバ
イスを集積した半導体集積回路に関する。
イスを集積した半導体集積回路に関する。
従来低電力論理デバイスとしては相補型、すな
わちＰチヤンネルMOSトランジスタと、Ｎチヤ
ンネルMOSトランジスタを電源VDD―GNDの間
に縦属接続したCMOS構造のICが一般的であ
る。このCMOSICは低電力の性能を利用して時
計、電卓、メモリー等に広く利用されている。第
１図はこのCMOSインバータを示している。１は
Ｐチヤンネルトランジスタ、２はＮチヤンネルト
ランジスタを示す。又第２図はこのCMOSの構造
を示す。N-基板３内にP-ウエル４を作る。その
後Ｎチヤンネル側のソース・ドレインとなるN+
拡散層５，６又はＰ側のP+拡散層７，８を作
り、ゲート膜９，１０ゲート電極１１，１２を形
成する。又ゲート入力VGとドレイン出力VDは第
１図と対応する。この構造からわかるようにゲー
ト一段を構成するのにゲート電極が２つにドレイ
ン拡散層が２つ必要とする。従つて集積度が低い
ということと、寄生容量が大きいのでスピードが
遅いという２つの大きな欠点を有する。従つて例
えばCMOSメモリーをとりあげてみると、そのス
タンバイパワーはμｗのオーダでありバツテリー
バツクアツプをしてメモリーを不揮発として、不
揮性RAMとして用いることが可能となる。この
データの不揮発化は、機器の小型化を図るため従
来のコアメモリーに置きかわるための大きな要素
である。又一方ではメモリーの大容量化、及び高
速化ができないと、コンピユータを中心とするメ
インフレームメモリーには応用は不可能である。
従つてスタンバイパワーが極少で又動作電力が低
いこのCMOSメモリーは、先に述べた如く集積度
が悪く大容量化ができず又、スピードも遅く、結
局は応用範囲が狭くなつている。
わちＰチヤンネルMOSトランジスタと、Ｎチヤ
ンネルMOSトランジスタを電源VDD―GNDの間
に縦属接続したCMOS構造のICが一般的であ
る。このCMOSICは低電力の性能を利用して時
計、電卓、メモリー等に広く利用されている。第
１図はこのCMOSインバータを示している。１は
Ｐチヤンネルトランジスタ、２はＮチヤンネルト
ランジスタを示す。又第２図はこのCMOSの構造
を示す。N-基板３内にP-ウエル４を作る。その
後Ｎチヤンネル側のソース・ドレインとなるN+
拡散層５，６又はＰ側のP+拡散層７，８を作
り、ゲート膜９，１０ゲート電極１１，１２を形
成する。又ゲート入力VGとドレイン出力VDは第
１図と対応する。この構造からわかるようにゲー
ト一段を構成するのにゲート電極が２つにドレイ
ン拡散層が２つ必要とする。従つて集積度が低い
ということと、寄生容量が大きいのでスピードが
遅いという２つの大きな欠点を有する。従つて例
えばCMOSメモリーをとりあげてみると、そのス
タンバイパワーはμｗのオーダでありバツテリー
バツクアツプをしてメモリーを不揮発として、不
揮性RAMとして用いることが可能となる。この
データの不揮発化は、機器の小型化を図るため従
来のコアメモリーに置きかわるための大きな要素
である。又一方ではメモリーの大容量化、及び高
速化ができないと、コンピユータを中心とするメ
インフレームメモリーには応用は不可能である。
従つてスタンバイパワーが極少で又動作電力が低
いこのCMOSメモリーは、先に述べた如く集積度
が悪く大容量化ができず又、スピードも遅く、結
局は応用範囲が狭くなつている。
従つて本発明の目的はCMOSICの如く低電力
でかつ、CMOSにない高集積度化と高スピードの
論理デバイスを提供することにある。
でかつ、CMOSにない高集積度化と高スピードの
論理デバイスを提供することにある。
第３図は本発明の一具体例としての構造を示す
ものである。N+基板２１にP--エピ層２２を形成
する。その後通常のＰチヤンネルトランジスタ用
のN-部２４（これはインタフエイス部等に用い
るが、必要なければ除去してもよい）とP-部２
３の拡散層を形成する。P+拡散２５によりアー
ス電位GNDに、Ｎチヤンネルの基板となるP-部
はバイアスされる。又N+拡散３３により基板全
体は＋電位であるVDDにバイアスされる。Ｎチ
ヤンネル側のソース・ドレインとなるN+拡散２
９，３０及びＰチヤンネル側のP+拡散層３１，
３２とゲート酸化膜３５，３６、ゲート電極３
８，３９は通常のMOSトランジスタを形成す
る。さて本発明のデバイスは通常のソース・ドレ
インをなすN+拡散層２８，２９，３０，３３と
同時に形成するN+拡散層２６とこれより深く別
に形成したN+拡散層２７により構成される。ゲ
ート膜３４とゲート電極３７はその下に通常のＮ
チヤンネルの導電層をコントロールする。又深い
N+拡散層２７と基板２１はP--エピ層２２を介し
このＮチヤンネルトランジスタの負荷部分として
動作する。
ものである。N+基板２１にP--エピ層２２を形成
する。その後通常のＰチヤンネルトランジスタ用
のN-部２４（これはインタフエイス部等に用い
るが、必要なければ除去してもよい）とP-部２
３の拡散層を形成する。P+拡散２５によりアー
ス電位GNDに、Ｎチヤンネルの基板となるP-部
はバイアスされる。又N+拡散３３により基板全
体は＋電位であるVDDにバイアスされる。Ｎチ
ヤンネル側のソース・ドレインとなるN+拡散２
９，３０及びＰチヤンネル側のP+拡散層３１，
３２とゲート酸化膜３５，３６、ゲート電極３
８，３９は通常のMOSトランジスタを形成す
る。さて本発明のデバイスは通常のソース・ドレ
インをなすN+拡散層２８，２９，３０，３３と
同時に形成するN+拡散層２６とこれより深く別
に形成したN+拡散層２７により構成される。ゲ
ート膜３４とゲート電極３７はその下に通常のＮ
チヤンネルの導電層をコントロールする。又深い
N+拡散層２７と基板２１はP--エピ層２２を介し
このＮチヤンネルトランジスタの負荷部分として
動作する。
第４図はこの部分を拡大したものであり、記号
は第３図と共通である。斜線部４３はP--エピ層
２２にN+基板２１から広がつている空乏層であ
る。もしＮチヤンネルトランジスタのゲート電極
３７に正の電位がかかつているとゲート直下に反
転層４５ができてONしており、ドレインのN+拡
散層２６の電位VDNはソースとなるN+拡散層２
８のGNDと同電位となる。この時N+拡散層は基
板となるP--層、P-層と同電位のため空乏層４２
はそう広がらず拡散電位に依存した分のみにな
る。但しP--層は特に低濃度のため少し空乏層は
P-層中より広がり易くなつている。この空乏層
の広がり長Dは、 (1) D＝√２（D＋DN）・B と表わされる。ここでεsiはシリコンの誘電率Ｖ
Dは拡散電位、ＶDNはN+とP-層、P--層との電
位、ｇは電荷、ＮBはP-層、P--層の濃度であ
る。もしＮチヤンネルのゲートがGNDとなり、
チヤンネルがOFFすると深いN+拡散層は空乏層
４２と４３の間のわずかなリークによりN+基板
２１側に引つ張られてＶDD電位に近づく。そうす
ると(1)式に従いＶDが増加すると、空乏層長さD
は増加し、４４の破線で示すように空乏層４３と
接触してドレインは正帰還により強力にＶDD側に
引かれる。この空乏層のドレイン電位による伸縮
が、このＮチヤンネルトランジスタの負荷として
作用する。P--エピ層２２は非常に低濃度である
ので、わずかなドレイン電位ＶDNの変化で(1)式で
もわかるように空乏層広がりは大きく変化する。
これがP--層を用いている理由であるが、もし拡
散深さと濃度のコントロールが十分であれば通常
のCMOSICの如くN-基板中にP-ウエルを拡散す
る第２図の構造に、深いドレイン拡散層だけ設け
れば同じ原理は適応可能である。又通常のN+拡
散層のみでも微少なリークを無視すれば、第２図
の構造でＰチヤンネルトランジスタを除いたもの
でも同様である。この時P-ウエルの拡散層は浅
くする必要がある。
は第３図と共通である。斜線部４３はP--エピ層
２２にN+基板２１から広がつている空乏層であ
る。もしＮチヤンネルトランジスタのゲート電極
３７に正の電位がかかつているとゲート直下に反
転層４５ができてONしており、ドレインのN+拡
散層２６の電位VDNはソースとなるN+拡散層２
８のGNDと同電位となる。この時N+拡散層は基
板となるP--層、P-層と同電位のため空乏層４２
はそう広がらず拡散電位に依存した分のみにな
る。但しP--層は特に低濃度のため少し空乏層は
P-層中より広がり易くなつている。この空乏層
の広がり長Dは、 (1) D＝√２（D＋DN）・B と表わされる。ここでεsiはシリコンの誘電率Ｖ
Dは拡散電位、ＶDNはN+とP-層、P--層との電
位、ｇは電荷、ＮBはP-層、P--層の濃度であ
る。もしＮチヤンネルのゲートがGNDとなり、
チヤンネルがOFFすると深いN+拡散層は空乏層
４２と４３の間のわずかなリークによりN+基板
２１側に引つ張られてＶDD電位に近づく。そうす
ると(1)式に従いＶDが増加すると、空乏層長さD
は増加し、４４の破線で示すように空乏層４３と
接触してドレインは正帰還により強力にＶDD側に
引かれる。この空乏層のドレイン電位による伸縮
が、このＮチヤンネルトランジスタの負荷として
作用する。P--エピ層２２は非常に低濃度である
ので、わずかなドレイン電位ＶDNの変化で(1)式で
もわかるように空乏層広がりは大きく変化する。
これがP--層を用いている理由であるが、もし拡
散深さと濃度のコントロールが十分であれば通常
のCMOSICの如くN-基板中にP-ウエルを拡散す
る第２図の構造に、深いドレイン拡散層だけ設け
れば同じ原理は適応可能である。又通常のN+拡
散層のみでも微少なリークを無視すれば、第２図
の構造でＰチヤンネルトランジスタを除いたもの
でも同様である。この時P-ウエルの拡散層は浅
くする必要がある。
第５図はこの第４図の負荷電流特性を示してい
る。もしドレイン電位ＶDNが基板と同電位の時は
空乏層がつながつているが、当然電流値は０であ
る。又ＶDNが基板のGNDと同電位の時空乏層は
離れており、電流IDNは非常に小さい。ＶDNが少
しづつ上昇すると、空乏層が近づいてきてこの間
をキヤリアが拡散していくようになり、ＶDNに対
し指数関数的に電流が上昇する。こうして図のよ
うな負性抵抗特性となる。ａは基板濃度が高く、
ｃへ行くほど低くなる。又ドレインN+層と基板
N+層の間隔でもこの特性は変化する。第４図に
示すインバータの特性は安定させるためにはＶDN
が０の時のIDNはチヤンネルリークよりわずかに
多く存在させる方がよい。又動作電流がそう極端
に低い所まで要求しなければａの特性のようにＶ
DNが０の時に空乏層を多少接触させておくと負荷
電流はかなり大きくとれスピードを早くするのに
有効である。
る。もしドレイン電位ＶDNが基板と同電位の時は
空乏層がつながつているが、当然電流値は０であ
る。又ＶDNが基板のGNDと同電位の時空乏層は
離れており、電流IDNは非常に小さい。ＶDNが少
しづつ上昇すると、空乏層が近づいてきてこの間
をキヤリアが拡散していくようになり、ＶDNに対
し指数関数的に電流が上昇する。こうして図のよ
うな負性抵抗特性となる。ａは基板濃度が高く、
ｃへ行くほど低くなる。又ドレインN+層と基板
N+層の間隔でもこの特性は変化する。第４図に
示すインバータの特性は安定させるためにはＶDN
が０の時のIDNはチヤンネルリークよりわずかに
多く存在させる方がよい。又動作電流がそう極端
に低い所まで要求しなければａの特性のようにＶ
DNが０の時に空乏層を多少接触させておくと負荷
電流はかなり大きくとれスピードを早くするのに
有効である。
第６図は本発明の他の応用例を示しているもの
でありドレイン空乏層を平面的にＶDD側に接触さ
せるものである。N-基板６１にP-ウエル６２を
形成する。その後ソース・ドレイン、ＶDDバイア
スのためのN+拡散層６３，６４，６５を作る。
その後ゲート膜５９，６６と電極６０，６７を形
成する。このインバータの入力は電極６７であ
る。もしドレインのN+拡散層６４がGND電位の
時空乏層は６９の如く縮まつており、N+拡散層
６３の空乏層６８とは離れている。もしＶDNがＶ
DD電位に近づくとドレインの空乏層は７０の如く
なり、空乏層６８と接触し第４図と同様の動作を
する。この時この空乏層の接触点上のゲートの電
極６０はGNDとなり、ドレイン及びＶDDバイア
スの空乏層を表面から下へ押しやり空乏層のコン
トロールを確実にさせる役割をしているが、第５
図の特性が実現できるならなくてよい。又第４図
の如く空乏層が接触する部分を極低濃度で形成す
ると動作が一属安定する。又当然のことながら以
上の例のＮタイプをＰタイプに、ＰタイプをＮタ
イプの半導体層に書きかえても同様の動作をす
る。
でありドレイン空乏層を平面的にＶDD側に接触さ
せるものである。N-基板６１にP-ウエル６２を
形成する。その後ソース・ドレイン、ＶDDバイア
スのためのN+拡散層６３，６４，６５を作る。
その後ゲート膜５９，６６と電極６０，６７を形
成する。このインバータの入力は電極６７であ
る。もしドレインのN+拡散層６４がGND電位の
時空乏層は６９の如く縮まつており、N+拡散層
６３の空乏層６８とは離れている。もしＶDNがＶ
DD電位に近づくとドレインの空乏層は７０の如く
なり、空乏層６８と接触し第４図と同様の動作を
する。この時この空乏層の接触点上のゲートの電
極６０はGNDとなり、ドレイン及びＶDDバイア
スの空乏層を表面から下へ押しやり空乏層のコン
トロールを確実にさせる役割をしているが、第５
図の特性が実現できるならなくてよい。又第４図
の如く空乏層が接触する部分を極低濃度で形成す
ると動作が一属安定する。又当然のことながら以
上の例のＮタイプをＰタイプに、ＰタイプをＮタ
イプの半導体層に書きかえても同様の動作をす
る。
第７図は本発明の論理デバイスを用いて構成す
るスタテイツクのランダムアクセスメモリー
（RAM）のセルを示している。トランジスタ７
３，７４がＮチヤンネルのアクテイブ素子であ
り、７１，７２は本発明による空乏層制御の負荷
を示している。７１と７３，７２と７４がインバ
ータを構成する。トランジスタ７５，７６はアド
レス線ADDRESSによりスイツチされるトランス
フアーゲートでありBIT，とのデータの入出
力を制御する。
るスタテイツクのランダムアクセスメモリー
（RAM）のセルを示している。トランジスタ７
３，７４がＮチヤンネルのアクテイブ素子であ
り、７１，７２は本発明による空乏層制御の負荷
を示している。７１と７３，７２と７４がインバ
ータを構成する。トランジスタ７５，７６はアド
レス線ADDRESSによりスイツチされるトランス
フアーゲートでありBIT，とのデータの入出
力を制御する。
第８図は空乏層制御の負荷を用いて２トランジ
スタ／セルのスタテイツクメモリーを構成する図
を示す。従来スタテイツクは必ず６素子であつた
がその３分の１で同じ特性が得られる。第５図に
おいて同一電流値では(d)２つの安定電位が存在す
ることを利用する。ADDRESS線によりスイツチ
ングされるトランスフアーゲート８１はわずかな
リークを基板（GND電位）との間にもつてい
る。もしこれが定電流であるとすればこれは静的
に、しかも非常に微少な電流で低電位か、高電位
かを記憶するメモリーのセルとなる。これは従来
にない画期的なスタテイツクメモリである。すな
わちかなりのセルが１チツプに収容でき従来のス
タテイツクメモリーの難点であつた高集積度を簡
単に実現するものである。トランジスタ８２はゲ
ートとソースが同電位であるが、表面をわずかな
電流（サブスレツシヨルド電流）によりセルの内
容を維持する。又この電流は定電流である必要は
なく、パンチスルーやジヤンクシヨンのわずかな
リーク等、又ポリシリコン等の抵抗体を利用して
もよい。
スタ／セルのスタテイツクメモリーを構成する図
を示す。従来スタテイツクは必ず６素子であつた
がその３分の１で同じ特性が得られる。第５図に
おいて同一電流値では(d)２つの安定電位が存在す
ることを利用する。ADDRESS線によりスイツチ
ングされるトランスフアーゲート８１はわずかな
リークを基板（GND電位）との間にもつてい
る。もしこれが定電流であるとすればこれは静的
に、しかも非常に微少な電流で低電位か、高電位
かを記憶するメモリーのセルとなる。これは従来
にない画期的なスタテイツクメモリである。すな
わちかなりのセルが１チツプに収容でき従来のス
タテイツクメモリーの難点であつた高集積度を簡
単に実現するものである。トランジスタ８２はゲ
ートとソースが同電位であるが、表面をわずかな
電流（サブスレツシヨルド電流）によりセルの内
容を維持する。又この電流は定電流である必要は
なく、パンチスルーやジヤンクシヨンのわずかな
リーク等、又ポリシリコン等の抵抗体を利用して
もよい。
第９図は第７図に示すメモリーセルをパターン
化した例である。ポリシリコン層１０２，９４，
９５は実線に囲まれた拡散領域９１，９２，９３
との上でゲートを構成する。Ａ配線１０４，１
０５，１０６，１０７は×印９６，９７，１０
０，１０１で拡散領域９１，９２，９３と、又×
印９８，９９でポリシリコンとコンタクトされ
る。拡散領域９１はGND電位のソース９２，９
３はドレインである。このセルの面積は42μｍ×
28μｍ×60μｍであり、NMOS960μｍ×40μｍ
に比し大幅に減少している。このパターンで第４
図に示す構造を用いてメモリーを試作した例を述
べるとP--層の濃度は約５×1014／cm2、P+層及び
P--層厚み11μｍ、N+深さ３μｍ、P-深さ４μｍ
でありイオン打込により形成される。この時セル
当りのスタンバイパワーは約１μｗであり、又動
作スピードはアドレスアクセスは約150m secで
ある。これは従来のCMOSメモリーのパワーより
やや低く、スピードは３倍近く改善されている。
化した例である。ポリシリコン層１０２，９４，
９５は実線に囲まれた拡散領域９１，９２，９３
との上でゲートを構成する。Ａ配線１０４，１
０５，１０６，１０７は×印９６，９７，１０
０，１０１で拡散領域９１，９２，９３と、又×
印９８，９９でポリシリコンとコンタクトされ
る。拡散領域９１はGND電位のソース９２，９
３はドレインである。このセルの面積は42μｍ×
28μｍ×60μｍであり、NMOS960μｍ×40μｍ
に比し大幅に減少している。このパターンで第４
図に示す構造を用いてメモリーを試作した例を述
べるとP--層の濃度は約５×1014／cm2、P+層及び
P--層厚み11μｍ、N+深さ３μｍ、P-深さ４μｍ
でありイオン打込により形成される。この時セル
当りのスタンバイパワーは約１μｗであり、又動
作スピードはアドレスアクセスは約150m secで
ある。これは従来のCMOSメモリーのパワーより
やや低く、スピードは３倍近く改善されている。
第１０図は第８図のセルをパターン化した例で
ある。ゲート線１１３とソース拡散層１１０は
GNDと同電位である。ドレイン１１１の真下に
空乏層制御のメモリー部が存在する。ゲート線１
１４はトランスフアーゲートを制御する。１１５
でセルのデータを入出力するためにAl配線１１
６でできたBITにコンタクトする。このセルサイ
ズはわずか12μｍ×21μｍであり従来のCMOSセ
ルのわずか５％である。逆に言えば20倍のメモリ
ー容量を達成できる。このデバイスは先に述べた
第９図のパターンと同様に製造可能である。又蛇
足ながらこのセルをトランスフアーする際は、ゲ
ート線１１３を＋側にバイアスしてセルのインピ
ーダンスを下げると読み出しアクセスのスピード
はずつと上昇する。
ある。ゲート線１１３とソース拡散層１１０は
GNDと同電位である。ドレイン１１１の真下に
空乏層制御のメモリー部が存在する。ゲート線１
１４はトランスフアーゲートを制御する。１１５
でセルのデータを入出力するためにAl配線１１
６でできたBITにコンタクトする。このセルサイ
ズはわずか12μｍ×21μｍであり従来のCMOSセ
ルのわずか５％である。逆に言えば20倍のメモリ
ー容量を達成できる。このデバイスは先に述べた
第９図のパターンと同様に製造可能である。又蛇
足ながらこのセルをトランスフアーする際は、ゲ
ート線１１３を＋側にバイアスしてセルのインピ
ーダンスを下げると読み出しアクセスのスピード
はずつと上昇する。
本発明は空乏層制御により負荷の役割を低電力
かつ高スピードで実現するものであり、以上に述
べた如く、CMOSの低電力動作を維持しながら集
積度は抜群に改善されている。又ドレイン出力、
ゲート入力ともCMOSに比し素子面積が半分以下
になつているため、基板濃度が低くなつているこ
とと合せてその寄生容量は３分の１に減少しスピ
ードアツプが画れる。従つて本発明による論理デ
バイスは従来のデバイスに比し動作電力の低さ、
高集積度、高スピードというあらゆる点でまさる
ものであり、特に先例の如くメモリーにおいて比
較すればわかる通り大容量化、高スピード化が実
現できる点で絶大な効果がある。
かつ高スピードで実現するものであり、以上に述
べた如く、CMOSの低電力動作を維持しながら集
積度は抜群に改善されている。又ドレイン出力、
ゲート入力ともCMOSに比し素子面積が半分以下
になつているため、基板濃度が低くなつているこ
とと合せてその寄生容量は３分の１に減少しスピ
ードアツプが画れる。従つて本発明による論理デ
バイスは従来のデバイスに比し動作電力の低さ、
高集積度、高スピードというあらゆる点でまさる
ものであり、特に先例の如くメモリーにおいて比
較すればわかる通り大容量化、高スピード化が実
現できる点で絶大な効果がある。
第１図は従来のCMOSのインバータ、第２はそ
の構造を示す。第３図は本発明による論理デバイ
スの構造例を示す。第４図はその部分図、第５図
は本発明の負荷特性、第６図は本発明の他の例を
示す。第７図、第８図は本発明の素子を用いたメ
モリーのセルを示す。第９図、第１０図は、第８
図、第９図のパターンを示す。 ４２，４３，４４，６８，６９，７０…空乏
層、７１，７２，８０…空乏層制御負荷。
の構造を示す。第３図は本発明による論理デバイ
スの構造例を示す。第４図はその部分図、第５図
は本発明の負荷特性、第６図は本発明の他の例を
示す。第７図、第８図は本発明の素子を用いたメ
モリーのセルを示す。第９図、第１０図は、第８
図、第９図のパターンを示す。 ４２，４３，４４，６８，６９，７０…空乏
層、７１，７２，８０…空乏層制御負荷。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の基板と、該基板に形成される第
２導電型の第１の領域と、該第１の領域内に形成
されるMOSトランジスタとを備える半導体集積
回路において、前記MOSトランジスタはゲート
電極と、ドレイン領域と、第１の電位が印加され
るソース領域とを含み、前記基板と前記第１の領
域との接合領域近傍には第１の空乏層が形成さ
れ、前記ドレイン領域近傍には当該ドレイン領域
の電位が前記第１の電位から第２の電位に変化す
るに応じて広がる第２の空乏層が形成され、前記
基板と前記ドレイン領域との間の前記第１の領域
を前記第２の空乏層の広がりに応じて電流値の変
化する負荷抵抗とすることを特徴とする半導体集
積回路。 ２ 前記ドレイン領域近傍に形成される前記第２
の空乏層は当該ドレイン領域の電位変化に応じて
広がり、前記第１の空乏層と接触することを特徴
とする特許請求の範囲第１項記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12490378A JPS5552266A (en) | 1978-10-11 | 1978-10-11 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12490378A JPS5552266A (en) | 1978-10-11 | 1978-10-11 | Semiconductor integrated circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62133883A Division JPS6325965A (ja) | 1987-05-29 | 1987-05-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5552266A JPS5552266A (en) | 1980-04-16 |
| JPS6252473B2 true JPS6252473B2 (ja) | 1987-11-05 |
Family
ID=14896952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12490378A Granted JPS5552266A (en) | 1978-10-11 | 1978-10-11 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5552266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0313871U (ja) * | 1989-06-23 | 1991-02-13 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4684971A (en) * | 1981-03-13 | 1987-08-04 | American Telephone And Telegraph Company, At&T Bell Laboratories | Ion implanted CMOS devices |
| NL8104862A (nl) * | 1981-10-28 | 1983-05-16 | Philips Nv | Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan. |
| DE3340560A1 (de) * | 1983-11-09 | 1985-05-15 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum gleichzeitigen herstellen von schnellen kurzkanal- und spannungsfesten mos-transistoren in vlsi-schaltungen |
| DE68910445T2 (de) * | 1988-09-01 | 1994-02-24 | Fujitsu Ltd | Integrierter Halbleiterschaltkreis. |
| KR930011223A (ko) * | 1992-06-16 | 1993-06-24 | 김광호 | 바이씨모스 트랜지스터 및 그 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5226177A (en) * | 1975-08-25 | 1977-02-26 | Toshiba Corp | Semi-conductor unit |
-
1978
- 1978-10-11 JP JP12490378A patent/JPS5552266A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0313871U (ja) * | 1989-06-23 | 1991-02-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5552266A (en) | 1980-04-16 |
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