JPH0362306B2 - - Google Patents
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- JPH0362306B2 JPH0362306B2 JP62133883A JP13388387A JPH0362306B2 JP H0362306 B2 JPH0362306 B2 JP H0362306B2 JP 62133883 A JP62133883 A JP 62133883A JP 13388387 A JP13388387 A JP 13388387A JP H0362306 B2 JPH0362306 B2 JP H0362306B2
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- JP
- Japan
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- layer
- potential
- depletion layer
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/857—Complementary IGFETs, e.g. CMOS comprising an N-type well but not a P-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は低電力かつ高集積化が可能な論理デバ
イスを集積した半導体集積回路に関する。
イスを集積した半導体集積回路に関する。
従来低電力論理デバイスとしては相補型、すな
わちＰチヤンネルMOSトランジスタと、Ｎチヤ
ンネルMOSトランジスタを電源VDD−GNDの間
に縦属接続したCMOS構造のICが一般的である。
このCMOSICは低電力の性能を利用して時計、
電卓、メモリー等に広く利用されている。第１図
はこのCMOSインバータを示している。１はＰ
チヤンネルトランジスタ、２はＮチヤンネルトラ
ンジスタを示す。又第２図はこのCMOSの構造
を示す。N-基板３内にP-ウエル４を作る。その
後Ｎチヤンネル側のソース・ドレインとなるN+
拡散層５，６又はＰ側のP+拡散層７，８を作り、
ゲート膜９，１０ゲート電極１１，１２を形成す
る。又ゲート入力VGとドレイン出力VDは第１
図と対応する。この構造からわかるようにゲート
一段を構成するのにゲート電極が２つにドレイン
拡散層が２つ必要とする。従つて集積度が低いと
いうことと、寄生容量が大きいのでスピードが遅
いという２つの大きな欠点を有する。従つて例え
ばCMOSメモリーをとりあげてみると、そのス
タンバイパワーはμwのオーダでありバツテリー
バツクアツプをしてメモリーを不揮発として、不
揮発RAMとして用いることが可能となる。この
データの不揮発化は、機器の小型化を図るため従
来のコアメモリーに置きかわるための大きな要素
である。又一方ではメモリーの大容量化、及び高
速化ができないと、コンピユータを中心とするメ
インフレームメモリーには応用は不可能である。
従つてスタンバイパワーが極少で又動作電力が低
いこのCMOSメモリーは、先に述べた如く集積
度が悪く大容量化ができず又、スピードも遅く、
結局は応用範囲が狭くなつている。
わちＰチヤンネルMOSトランジスタと、Ｎチヤ
ンネルMOSトランジスタを電源VDD−GNDの間
に縦属接続したCMOS構造のICが一般的である。
このCMOSICは低電力の性能を利用して時計、
電卓、メモリー等に広く利用されている。第１図
はこのCMOSインバータを示している。１はＰ
チヤンネルトランジスタ、２はＮチヤンネルトラ
ンジスタを示す。又第２図はこのCMOSの構造
を示す。N-基板３内にP-ウエル４を作る。その
後Ｎチヤンネル側のソース・ドレインとなるN+
拡散層５，６又はＰ側のP+拡散層７，８を作り、
ゲート膜９，１０ゲート電極１１，１２を形成す
る。又ゲート入力VGとドレイン出力VDは第１
図と対応する。この構造からわかるようにゲート
一段を構成するのにゲート電極が２つにドレイン
拡散層が２つ必要とする。従つて集積度が低いと
いうことと、寄生容量が大きいのでスピードが遅
いという２つの大きな欠点を有する。従つて例え
ばCMOSメモリーをとりあげてみると、そのス
タンバイパワーはμwのオーダでありバツテリー
バツクアツプをしてメモリーを不揮発として、不
揮発RAMとして用いることが可能となる。この
データの不揮発化は、機器の小型化を図るため従
来のコアメモリーに置きかわるための大きな要素
である。又一方ではメモリーの大容量化、及び高
速化ができないと、コンピユータを中心とするメ
インフレームメモリーには応用は不可能である。
従つてスタンバイパワーが極少で又動作電力が低
いこのCMOSメモリーは、先に述べた如く集積
度が悪く大容量化ができず又、スピードも遅く、
結局は応用範囲が狭くなつている。
従つて本発明の目的はCMOSICの如く低電力
でかつ、CMOSにない高集積度化と高スピード
の論理デバイスを提供することにある。
でかつ、CMOSにない高集積度化と高スピード
の論理デバイスを提供することにある。
第３図は本発明の考え方を説明するための一具
体例としての構造を示すものである。N+基板２
１にP--エピ層２２を形成する。その後通常のＰ
チヤンネルトランジスタ用のN-部２４（これは
インタフエイス部等に用いるが、必要なければ除
去してもよい）とP-部２３の拡散層を形成する。
P+拡散２５によりアース電位GNDに、Ｎチヤン
ネルの基板となるP-部はバイアスされる。又N+
拡散３３により基板全体は＋電位であるVDDにバ
イアスされる。Ｎチヤンネル側のソース・ドレイ
ンとなるN+拡散２９，３０及びＰチヤンネル側
のP+拡散層３１，３２とゲート酸化膜３５，３
６、ゲート電極３８，３９は通常のMOSトラン
ジスタを形成する。さて本発明のデバイスは通常
のソース・ドレインをなすN+拡散層２８，２９，
３０，３３と同時に形成するN+拡散層２６とこ
れより深く別に形成したN+拡散層２７により構
成される。ゲート膜３４とゲート電極３７はその
下に通常のＮチヤンネルの導電層をコントロール
する。又深いN+拡散層２７と基板２１はP--エ
ピ層２２を介しこのＮチヤンネルトランジスタの
負荷部分として動作する。
体例としての構造を示すものである。N+基板２
１にP--エピ層２２を形成する。その後通常のＰ
チヤンネルトランジスタ用のN-部２４（これは
インタフエイス部等に用いるが、必要なければ除
去してもよい）とP-部２３の拡散層を形成する。
P+拡散２５によりアース電位GNDに、Ｎチヤン
ネルの基板となるP-部はバイアスされる。又N+
拡散３３により基板全体は＋電位であるVDDにバ
イアスされる。Ｎチヤンネル側のソース・ドレイ
ンとなるN+拡散２９，３０及びＰチヤンネル側
のP+拡散層３１，３２とゲート酸化膜３５，３
６、ゲート電極３８，３９は通常のMOSトラン
ジスタを形成する。さて本発明のデバイスは通常
のソース・ドレインをなすN+拡散層２８，２９，
３０，３３と同時に形成するN+拡散層２６とこ
れより深く別に形成したN+拡散層２７により構
成される。ゲート膜３４とゲート電極３７はその
下に通常のＮチヤンネルの導電層をコントロール
する。又深いN+拡散層２７と基板２１はP--エ
ピ層２２を介しこのＮチヤンネルトランジスタの
負荷部分として動作する。
第４図はこの部分を拡大したものであり、記号
は第３図と共通である。斜線描４３はP--エピ層
２２にN+基板２１から広がつている空乏層であ
る。もしＮチヤンネルトランジスタのゲート電極
３７に正の電位がかかつているとゲート直下に反
転層４５ができてONしており、ドレイン領域の
N+拡散層２６の電位VDNはソースとなるN+拡散
層２８のGNDと同電位となる。この時N+拡散層
は基板となるP--層、P-層と同電位のため空乏層
４２はそう広がらず拡散電位に依存した分のみに
なる。但しP--層は特に低濃度のため少し空乏層
はP-層中より広がり易くなつている。この空乏
層の広がり長lDは、 (1) lD＝√2（D＋DN・B と表わされる。ここでεsiはシリコンの誘電率VD
は拡散電位、VDNはN+とP-層、P--層との電位、
ｇは電荷、NBはP-層、P--層の濃度である。も
しＮチヤンネルのゲートがGNDとなり、チヤン
ネルがOFFすると深いN+拡散層は空乏層４２と
４３の間のわずかなリークによりN+基板２１側
に引つ張られてVDD電位に近づく。そうすると(1)
式に従いVDが増加すると、空乏層長さlDは増加
し、４４の破線で示すように空乏層４３と接触し
てドレイン領域は正帰還により協力にVDD側に引
かれる。この空乏層のドレイン電位による伸縮
が、このＮチヤンネルトランジスタの負荷として
作用する。P--エピ層２２は非常に低濃度である
ので、わずかなドレイン領域電位VDNの変化で(1)
式でもわかるように空乏層広がりは大きく変化す
る。これがP--層を用いている理由であるが、も
し拡散深さと濃度のコントロールが十分であれば
通常のCMOSICの如くN-基板中にP-ウエルを拡
散する第２図の構造に、深いドレイン拡散層だけ
設ければ同じ原理は適応可能である。又通常の
N+拡散層のみでも微少なリークを無視すれば、
第２図の構造でＰチヤンネルトランジスタを除い
たものでも同様である。この時P-ウエルの拡散
層は浅くする必要がある。
は第３図と共通である。斜線描４３はP--エピ層
２２にN+基板２１から広がつている空乏層であ
る。もしＮチヤンネルトランジスタのゲート電極
３７に正の電位がかかつているとゲート直下に反
転層４５ができてONしており、ドレイン領域の
N+拡散層２６の電位VDNはソースとなるN+拡散
層２８のGNDと同電位となる。この時N+拡散層
は基板となるP--層、P-層と同電位のため空乏層
４２はそう広がらず拡散電位に依存した分のみに
なる。但しP--層は特に低濃度のため少し空乏層
はP-層中より広がり易くなつている。この空乏
層の広がり長lDは、 (1) lD＝√2（D＋DN・B と表わされる。ここでεsiはシリコンの誘電率VD
は拡散電位、VDNはN+とP-層、P--層との電位、
ｇは電荷、NBはP-層、P--層の濃度である。も
しＮチヤンネルのゲートがGNDとなり、チヤン
ネルがOFFすると深いN+拡散層は空乏層４２と
４３の間のわずかなリークによりN+基板２１側
に引つ張られてVDD電位に近づく。そうすると(1)
式に従いVDが増加すると、空乏層長さlDは増加
し、４４の破線で示すように空乏層４３と接触し
てドレイン領域は正帰還により協力にVDD側に引
かれる。この空乏層のドレイン電位による伸縮
が、このＮチヤンネルトランジスタの負荷として
作用する。P--エピ層２２は非常に低濃度である
ので、わずかなドレイン領域電位VDNの変化で(1)
式でもわかるように空乏層広がりは大きく変化す
る。これがP--層を用いている理由であるが、も
し拡散深さと濃度のコントロールが十分であれば
通常のCMOSICの如くN-基板中にP-ウエルを拡
散する第２図の構造に、深いドレイン拡散層だけ
設ければ同じ原理は適応可能である。又通常の
N+拡散層のみでも微少なリークを無視すれば、
第２図の構造でＰチヤンネルトランジスタを除い
たものでも同様である。この時P-ウエルの拡散
層は浅くする必要がある。
第５図はこの第４図の負荷電流特性を示してい
る。もしドレイン電位VDNが基板と同電位の時は
空乏層がつながつているが、当然電流値は０であ
る。又VDNが基板のGNDと同電位の時空乏層は
離れており、電流IDNは非常に小さい。VDNが少し
づつ上昇すると、空乏層が近づいてきてこの間を
キヤリアが拡散していくようになり、VDNに対し
指数関数的に電流が上昇する。こうして図のよう
に負性抵抗特性となる。ａは基板濃度が高く、ｃ
へ行くほど低くなる。又ドレインN+層と基板N+
層の間隔でもこの特性は変化する。第４図に示す
インバータの特性を安定させるためにはVDNが０
の時のIDNはチヤンネルリークよりわずかに多く
存在させる方がよい。又動作電流がそう極端に低
い所まで要求しなければａの特性のようにVDNが
０の時に空乏層を多少接触させておくと負荷電流
はかなり大きくとれスピードを早くするのに有効
である。
る。もしドレイン電位VDNが基板と同電位の時は
空乏層がつながつているが、当然電流値は０であ
る。又VDNが基板のGNDと同電位の時空乏層は
離れており、電流IDNは非常に小さい。VDNが少し
づつ上昇すると、空乏層が近づいてきてこの間を
キヤリアが拡散していくようになり、VDNに対し
指数関数的に電流が上昇する。こうして図のよう
に負性抵抗特性となる。ａは基板濃度が高く、ｃ
へ行くほど低くなる。又ドレインN+層と基板N+
層の間隔でもこの特性は変化する。第４図に示す
インバータの特性を安定させるためにはVDNが０
の時のIDNはチヤンネルリークよりわずかに多く
存在させる方がよい。又動作電流がそう極端に低
い所まで要求しなければａの特性のようにVDNが
０の時に空乏層を多少接触させておくと負荷電流
はかなり大きくとれスピードを早くするのに有効
である。
第６図は本発明の実施例を示しているものであ
りドレイン空乏層を平面的にVDD側に接触させる
ものである。N-基板６１にP-ウエル６２を形成
する。その後ソース・ドレイン、VDDバイアスの
ためのN+拡散層６３，６４，６５を作る。その
後ゲート電極膜５９，６６と電極６０，６７を形
成する。このインバータの入力は電極６７であ
る。もしドレインのN+拡散層６４がGND電位の
時空乏層は６９の如く縮まつており、N+拡散層
６３の空乏層６８とは離れている。もしVDNが
VDD電位に近づくとドレインの空乏層は７０の如
くなり、空乏層６８と接触し第４図と同様の動作
をする。この時この空乏層の接触点上のゲートの
電極６０はGNDとなり、ドレイン領域及びVDDバ
イアスの空乏層を表面から下へ押しやり空乏層の
コントロールを確実にさせる役割をしているが、
第５図の特性が実現できるならなくてよい。又第
４図の如く空乏層が接触する部分を極低濃度で形
成すると動作が一層安定する。又当然のことなが
ら以上の例のＮタイプをＰタイプに、Ｐタイプを
Ｎタイプの半導体層に書きかえても同様の動作を
する。
りドレイン空乏層を平面的にVDD側に接触させる
ものである。N-基板６１にP-ウエル６２を形成
する。その後ソース・ドレイン、VDDバイアスの
ためのN+拡散層６３，６４，６５を作る。その
後ゲート電極膜５９，６６と電極６０，６７を形
成する。このインバータの入力は電極６７であ
る。もしドレインのN+拡散層６４がGND電位の
時空乏層は６９の如く縮まつており、N+拡散層
６３の空乏層６８とは離れている。もしVDNが
VDD電位に近づくとドレインの空乏層は７０の如
くなり、空乏層６８と接触し第４図と同様の動作
をする。この時この空乏層の接触点上のゲートの
電極６０はGNDとなり、ドレイン領域及びVDDバ
イアスの空乏層を表面から下へ押しやり空乏層の
コントロールを確実にさせる役割をしているが、
第５図の特性が実現できるならなくてよい。又第
４図の如く空乏層が接触する部分を極低濃度で形
成すると動作が一層安定する。又当然のことなが
ら以上の例のＮタイプをＰタイプに、Ｐタイプを
Ｎタイプの半導体層に書きかえても同様の動作を
する。
第７図は本発明の論理デバイスを用いて構成す
るスタテイツクのランダムアクセスメモリー
（RAM）のセルを示している。トランジスタ７
３，７４がＮチヤンネルのアクテイブ素子であ
り、７１，７２は本発明による空乏層制御の負荷
を示している。７１と７３，７２と７４がインバ
ータを構成する。トランジスタ７５，７６はアド
レス線ADDRESSによりスイツチされるトラン
スフアーゲートでありBIT，とのデータの入
出力を制御する。
るスタテイツクのランダムアクセスメモリー
（RAM）のセルを示している。トランジスタ７
３，７４がＮチヤンネルのアクテイブ素子であ
り、７１，７２は本発明による空乏層制御の負荷
を示している。７１と７３，７２と７４がインバ
ータを構成する。トランジスタ７５，７６はアド
レス線ADDRESSによりスイツチされるトラン
スフアーゲートでありBIT，とのデータの入
出力を制御する。
第８図は空乏層制御の負荷を用いて２トランジ
スタ／セルのスタテイツクメモリーを構成する図
を示す。従来スタテイツクは必ず６素子であつた
がその３分の１で同じ特性が得られる。第５図に
おいて同一電流値では(d)２つの安定電位が存在す
ることを利用する。ADDRESS線によりスイツ
チングされるトランスフアーゲート８１はわずか
なリークを基板（GND電位）との間にもつてい
る。もしこれが定電流であるとすればこれは静的
に、しかも非常に微少な電流で低電位か、高電位
かを記憶するメモリーのセルとなる。これは従来
にない画期的なスタテイツクメモリーである。す
なわちかなりのセルが１チツプに収容でき従来の
スタテイツクメモリーの難点であつた高集積度を
簡単に実現するものである。トランジスタ８２は
ゲートとソースが同電位であるが、表面をわずか
な電流（サブスレツシヨルド電流）によりセルの
内容を維持する。又この電流は定電流である必要
はなく、パンチスルーやジヤンクシヨンのわずか
なリーク等、又ポリシリコン等の抵抗体を利用し
てもよい。
スタ／セルのスタテイツクメモリーを構成する図
を示す。従来スタテイツクは必ず６素子であつた
がその３分の１で同じ特性が得られる。第５図に
おいて同一電流値では(d)２つの安定電位が存在す
ることを利用する。ADDRESS線によりスイツ
チングされるトランスフアーゲート８１はわずか
なリークを基板（GND電位）との間にもつてい
る。もしこれが定電流であるとすればこれは静的
に、しかも非常に微少な電流で低電位か、高電位
かを記憶するメモリーのセルとなる。これは従来
にない画期的なスタテイツクメモリーである。す
なわちかなりのセルが１チツプに収容でき従来の
スタテイツクメモリーの難点であつた高集積度を
簡単に実現するものである。トランジスタ８２は
ゲートとソースが同電位であるが、表面をわずか
な電流（サブスレツシヨルド電流）によりセルの
内容を維持する。又この電流は定電流である必要
はなく、パンチスルーやジヤンクシヨンのわずか
なリーク等、又ポリシリコン等の抵抗体を利用し
てもよい。
本発明は空乏層制御により負荷の役割を低電力
かつ高スピードで実現するものであり、以上に述
べた如く、CMOSの低電力動作を維持しながら
集積度は抜群に改善されている。又ドレイン出
力、ゲート入力ともCMOSに比し素子面積が半
分近くまで小さくなつているため、寄生容量は減
少しスピードアツプが画れる。従つて本発明によ
る論理デバイスは従来のデバイスに比し動作電力
の低さ、高集積度、高スピードというあらゆる点
でまさるものであり、特に先例の如くメモリーに
おいて比較すればわかる通り大容量化、高スピー
ド化が実現できる点で絶大な効果がある。
かつ高スピードで実現するものであり、以上に述
べた如く、CMOSの低電力動作を維持しながら
集積度は抜群に改善されている。又ドレイン出
力、ゲート入力ともCMOSに比し素子面積が半
分近くまで小さくなつているため、寄生容量は減
少しスピードアツプが画れる。従つて本発明によ
る論理デバイスは従来のデバイスに比し動作電力
の低さ、高集積度、高スピードというあらゆる点
でまさるものであり、特に先例の如くメモリーに
おいて比較すればわかる通り大容量化、高スピー
ド化が実現できる点で絶大な効果がある。
第１図は従来のCMOSのインバータ、第２図
はその構造を示す。第３図は本発明による論理デ
バイスの構造例を示す。第４図はその部分図、第
５図は本発明の負荷特性、第６図は本発明の他の
例を示す。第７図，第８図は本発明の素子を用い
たメモリーのセルを示す。 ４２，４３，４４，６８，６９，７０…空乏
層、７１，７２，８０…空乏層制御負荷。
はその構造を示す。第３図は本発明による論理デ
バイスの構造例を示す。第４図はその部分図、第
５図は本発明の負荷特性、第６図は本発明の他の
例を示す。第７図，第８図は本発明の素子を用い
たメモリーのセルを示す。 ４２，４３，４４，６８，６９，７０…空乏
層、７１，７２，８０…空乏層制御負荷。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の基板と、該基板に形成される第
２導電型の拡散層と、該拡散層内に形成される
MOSトランジスタとを備える半導体集積回路に
おいて、前記MOSトランジスタはゲート電極、
ドレイン領域と、第１の電位が印加されるソース
領域とを含み、該ドレイン領域近傍の前記拡散層
内に形成され第２の電位が印加される負荷用領域
を備え、該負荷用領域近傍には第１の空乏層が形
成され、前記ドレイン領域近傍には当該ドレイン
領域の電位が前記第１の電位から前記第２の電位
に変化するに応じて広がる第２の空乏層が形成さ
れ、前記負荷用領域と前記ドレイン領域との間の
前記拡散層を前記第２の空乏層の広がりに応じて
電流値の変化する負荷抵抗とすることを特徴とす
る半導体集積回路。 ２ 前記ドレイン領域近傍に形成される前記第２
の空乏層は当該ドレイン領域の電位変化に応じて
広がり、前記第１の空乏層と接触することを特徴
とする特許請求の範囲第１項記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62133883A JPS6325965A (ja) | 1987-05-29 | 1987-05-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62133883A JPS6325965A (ja) | 1987-05-29 | 1987-05-29 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12490378A Division JPS5552266A (en) | 1978-10-11 | 1978-10-11 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6325965A JPS6325965A (ja) | 1988-02-03 |
| JPH0362306B2 true JPH0362306B2 (ja) | 1991-09-25 |
Family
ID=15115318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62133883A Granted JPS6325965A (ja) | 1987-05-29 | 1987-05-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6325965A (ja) |
-
1987
- 1987-05-29 JP JP62133883A patent/JPS6325965A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6325965A (ja) | 1988-02-03 |
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