JPS6320023B2 - - Google Patents
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- JPS6320023B2 JPS6320023B2 JP53124904A JP12490478A JPS6320023B2 JP S6320023 B2 JPS6320023 B2 JP S6320023B2 JP 53124904 A JP53124904 A JP 53124904A JP 12490478 A JP12490478 A JP 12490478A JP S6320023 B2 JPS6320023 B2 JP S6320023B2
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- JP
- Japan
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- region
- mos transistor
- potential
- depletion layer
- layer
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/857—Complementary IGFETs, e.g. CMOS comprising an N-type well but not a P-type well
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は低電力かつ高集積化が可能なメモリー
に関する。
に関する。
従来低電力論理デバイスとしては相補型、すな
わちＰチヤンネルMOSトランジスタを、Ｎチヤ
ンネルMOSトランジスタを電源VDD−GNDの間
に縦属接続したＣ MOS構造のICが一般的であ
る。このＣ MOS ICは低電力の性能を利用して
時計、電卓、メモリー等に広く利用されている。
わちＰチヤンネルMOSトランジスタを、Ｎチヤ
ンネルMOSトランジスタを電源VDD−GNDの間
に縦属接続したＣ MOS構造のICが一般的であ
る。このＣ MOS ICは低電力の性能を利用して
時計、電卓、メモリー等に広く利用されている。
第１図はこのＣ MOSインバータを示してい
る。１はＰチヤンネルトランジスタ、２はＮチヤ
ンネルトランジスタを示す。又、第２図はこのＣ
MOSの構造を示す。N-基板３内にP-ウエル４
を作る。その後Ｎチヤンネル側のソース、ドレイ
ンとなるN+拡散層５，６又Ｐ側のP+拡散層７，
８を作り、ゲート膜９，１０、ゲート電極１１，
１２を形成する。又ゲート入力VGとドレイン出
力VDは第１図と対応する。この構造からわかる
ようにゲート１段を構成するのにゲート電極が２
つにドレイン拡散層が２つ必要とする。従つて集
積度が低いということと、寄生容量が大きいので
スピードが遅いという２つの大きな欠点を有す
る。従つて例えばＣ MOSメモリーをとりあげ
てみると、そのスタンバイパワーμwのオーダで
ありバツテリーバツクアツプをしてメモリーを不
揮発として、不揮性RAMとして用いることが可
能となる。
る。１はＰチヤンネルトランジスタ、２はＮチヤ
ンネルトランジスタを示す。又、第２図はこのＣ
MOSの構造を示す。N-基板３内にP-ウエル４
を作る。その後Ｎチヤンネル側のソース、ドレイ
ンとなるN+拡散層５，６又Ｐ側のP+拡散層７，
８を作り、ゲート膜９，１０、ゲート電極１１，
１２を形成する。又ゲート入力VGとドレイン出
力VDは第１図と対応する。この構造からわかる
ようにゲート１段を構成するのにゲート電極が２
つにドレイン拡散層が２つ必要とする。従つて集
積度が低いということと、寄生容量が大きいので
スピードが遅いという２つの大きな欠点を有す
る。従つて例えばＣ MOSメモリーをとりあげ
てみると、そのスタンバイパワーμwのオーダで
ありバツテリーバツクアツプをしてメモリーを不
揮発として、不揮性RAMとして用いることが可
能となる。
このデータの不揮発化は、機器の小型化を図る
ため従来のコアメモリーに置きかわるための大き
な要素である。又、一方ではメモリーの大容量化
及び高速化ができないと、コンピユータを中心と
するメインフレームメモリーには応用は不可能で
ある。従つてスタンバイパワーが極少で又動作電
力が低いこのＣ MOSメモリーは、先に述べた
如く集積度が悪く大容量化ができず又、スピード
も遅く、結局は応用範囲が狭くなつている。
ため従来のコアメモリーに置きかわるための大き
な要素である。又、一方ではメモリーの大容量化
及び高速化ができないと、コンピユータを中心と
するメインフレームメモリーには応用は不可能で
ある。従つてスタンバイパワーが極少で又動作電
力が低いこのＣ MOSメモリーは、先に述べた
如く集積度が悪く大容量化ができず又、スピード
も遅く、結局は応用範囲が狭くなつている。
従つて本発明の目的はＣ MOS ICの如く低電
力でかつ、Ｃ MOSにない高集積度化と高スピ
ードの論理デバイスを用いた高性能の半導体メモ
リーを提供することにある。
力でかつ、Ｃ MOSにない高集積度化と高スピ
ードの論理デバイスを用いた高性能の半導体メモ
リーを提供することにある。
第３図は本発明の一具体例としての構造を示す
ものである。N+基板２１にP--エピ層２２を形
成する。その後通常のＰチヤンネルトランジスタ
用のN-部２４（これはインタフエイス部等に用
いるが、必要なければ除去してもよい）とP-部
２３の拡散層を形成する。P+拡散２５よりアー
ス電位GNDに、Ｎチヤンネルの基板となるP-部
はバイアスされる。又N+拡散３３により基板全
体は＋電位であるVDDにバイアスされる。
ものである。N+基板２１にP--エピ層２２を形
成する。その後通常のＰチヤンネルトランジスタ
用のN-部２４（これはインタフエイス部等に用
いるが、必要なければ除去してもよい）とP-部
２３の拡散層を形成する。P+拡散２５よりアー
ス電位GNDに、Ｎチヤンネルの基板となるP-部
はバイアスされる。又N+拡散３３により基板全
体は＋電位であるVDDにバイアスされる。
Ｎチヤンネル側のソース、ドレインとなるN+
拡散２９，３０及びＰチヤンネル側のP+拡散層
３１，３２とゲート酸化膜３５，３６、ゲート電
極３８，３９は通常MOSトランジスタを形成す
る。さて、本発明のデバイスは通常のソース、ド
レインをなすN+拡散層２８，２９，３０，３３
と同時に形成するN+拡散層２６とこれより深く
別に形成したN+拡散層２７により構成される。
ゲート膜３４とゲート電極３７はその下に通常の
Ｎチヤンネルの導電層をコントロールする。又深
いN+拡散層２７と基板２１はP--エピ層２２を
介しこのＮチヤンネルトランジスタの負荷部分と
して動作する。
拡散２９，３０及びＰチヤンネル側のP+拡散層
３１，３２とゲート酸化膜３５，３６、ゲート電
極３８，３９は通常MOSトランジスタを形成す
る。さて、本発明のデバイスは通常のソース、ド
レインをなすN+拡散層２８，２９，３０，３３
と同時に形成するN+拡散層２６とこれより深く
別に形成したN+拡散層２７により構成される。
ゲート膜３４とゲート電極３７はその下に通常の
Ｎチヤンネルの導電層をコントロールする。又深
いN+拡散層２７と基板２１はP--エピ層２２を
介しこのＮチヤンネルトランジスタの負荷部分と
して動作する。
第４図はこの部分を拡大したものであり、記号
は第３図と共通である。斜線部４３はP--エピ層
２２にN+基板２１から広がつている空乏層であ
る。もしＮチヤンネルトランジスタのゲート電極
３７に正の電位がかかつているとゲート直下に反
転層４５ができてONしており、ドレインのN+
拡散層２６の電位VDNはソースとなるN+拡散層
２８のGNDと同電位となる。この時N+拡散層は
基板となるP--層、P-層と同電位のため空乏層４
２はそう広がらず拡散電位に依存した分のみにな
る。但しP--層は特に低濃度のため少し空乏層は
P-層中より広がり易くなつている。この空乏層
の広がり長lDは (1) lD＝√2（D＋DN）・B と表わされる。ここでεsiはシリコンの誘電率VD
は拡散電位、VDNはN+とP-層、P--層との電位、
ｑは、電荷、NBはP-層、P--層の濃度である。
もしＮチヤンネルのゲートがGNDとなり、チヤ
ンネルがOFFすると深いN+拡散層は空乏層４２
と４３との間のわずかなリークによりN+基板２
１側に引つ張られてVDD電位に近づく、そうする
と(1)式に従がいVDが増加すると空乏層長さlDは増
加し、４４の破線で示すように空乏層４３と接触
してドレインは正帰還により強力にVDD側に引か
れる。この空乏層のドレイン電位による伸縮が、
このＮチヤンネルトランジスタの負荷として作用
する。P--エピ層２２は非常に低濃度であるの
で、わずかなドレイン電位VDNの変化で(1)式でも
わかるように空乏層広がりは大きく変化する。こ
れがP--層を用いている理由であるが、もし拡散
深さと濃度のコントロールが十分であれば通常の
Ｃ MOS ICの如くN-基板中にP-ウエルを拡散
する第２図の構造に、深いドレイン拡散層だけ設
ければ同じ原理は適応可能である。又通常のN+
拡散層のみでも微少なリークを無視すれば、第２
図の構造でＰチヤンネルトランジスタを除いたも
のでも同様である。この時P-ウエルの拡散層は
浅くする必要がある。
は第３図と共通である。斜線部４３はP--エピ層
２２にN+基板２１から広がつている空乏層であ
る。もしＮチヤンネルトランジスタのゲート電極
３７に正の電位がかかつているとゲート直下に反
転層４５ができてONしており、ドレインのN+
拡散層２６の電位VDNはソースとなるN+拡散層
２８のGNDと同電位となる。この時N+拡散層は
基板となるP--層、P-層と同電位のため空乏層４
２はそう広がらず拡散電位に依存した分のみにな
る。但しP--層は特に低濃度のため少し空乏層は
P-層中より広がり易くなつている。この空乏層
の広がり長lDは (1) lD＝√2（D＋DN）・B と表わされる。ここでεsiはシリコンの誘電率VD
は拡散電位、VDNはN+とP-層、P--層との電位、
ｑは、電荷、NBはP-層、P--層の濃度である。
もしＮチヤンネルのゲートがGNDとなり、チヤ
ンネルがOFFすると深いN+拡散層は空乏層４２
と４３との間のわずかなリークによりN+基板２
１側に引つ張られてVDD電位に近づく、そうする
と(1)式に従がいVDが増加すると空乏層長さlDは増
加し、４４の破線で示すように空乏層４３と接触
してドレインは正帰還により強力にVDD側に引か
れる。この空乏層のドレイン電位による伸縮が、
このＮチヤンネルトランジスタの負荷として作用
する。P--エピ層２２は非常に低濃度であるの
で、わずかなドレイン電位VDNの変化で(1)式でも
わかるように空乏層広がりは大きく変化する。こ
れがP--層を用いている理由であるが、もし拡散
深さと濃度のコントロールが十分であれば通常の
Ｃ MOS ICの如くN-基板中にP-ウエルを拡散
する第２図の構造に、深いドレイン拡散層だけ設
ければ同じ原理は適応可能である。又通常のN+
拡散層のみでも微少なリークを無視すれば、第２
図の構造でＰチヤンネルトランジスタを除いたも
のでも同様である。この時P-ウエルの拡散層は
浅くする必要がある。
第５図はこの第４図の負荷電流特性を示してい
る。もしドレイン電位VDNが基板と同電位の時は
空乏層がつながつているが、当然電流値は０であ
る。又VDNが基板のGNDと同電位の時空乏層は
離れており電流IDNは非常に小さい。VDNが少しず
つ上昇すると、空乏層が近づいてきてこの間をキ
ヤリアが拡散していくようになり、VDNに対し指
数関数的に電流が上昇する。こうして図のような
負性抵抗特性となる。ａは基板濃度が高く、ｃへ
行くほど低くなる。又ドレインN+層と基板N+層
の間隔でもこの特性は変化する。第４図に示すイ
ンバータの特性を安定させるためにはVDNが０の
時のIDNはチヤンネルリークよりわずかに多く存
在させる方がよい。又動作電流がそう極端に低い
所まで要求しなければａの特性のようにVDNが０
の時に空乏層を多少接触させておくと負荷電流は
かなり大きくとれスピードを早くするのに有効で
ある。
る。もしドレイン電位VDNが基板と同電位の時は
空乏層がつながつているが、当然電流値は０であ
る。又VDNが基板のGNDと同電位の時空乏層は
離れており電流IDNは非常に小さい。VDNが少しず
つ上昇すると、空乏層が近づいてきてこの間をキ
ヤリアが拡散していくようになり、VDNに対し指
数関数的に電流が上昇する。こうして図のような
負性抵抗特性となる。ａは基板濃度が高く、ｃへ
行くほど低くなる。又ドレインN+層と基板N+層
の間隔でもこの特性は変化する。第４図に示すイ
ンバータの特性を安定させるためにはVDNが０の
時のIDNはチヤンネルリークよりわずかに多く存
在させる方がよい。又動作電流がそう極端に低い
所まで要求しなければａの特性のようにVDNが０
の時に空乏層を多少接触させておくと負荷電流は
かなり大きくとれスピードを早くするのに有効で
ある。
第６図は本発明の他の応用例を示しているもの
でありドレイン空乏層を平面的にVDD側に接触さ
せるものである。N-基板６１にP-ウエル６２を
形成する。その後ソース、ドレイン、VDDバイア
スのためのN+拡散層６３，６４，６５を作る。
その後ゲート膜５９，６６と電極６０，６７を形
成する。このインバータの入力は電極６７であ
る。もしドレインのN+拡散層６４がGND電位の
時空乏層は６９の如く縮まつており、N+拡散層
６３の空乏層６８とは離れている。もしVDNが
VDD電位に近づくとドレインの空乏層は７０の如
くなり、空乏層６８と接触し第４図と同様の動作
をする。この時この空乏層の接触点上のゲートの
電極６０はGNDとなり、ドレイン及びVDDバイア
スの空乏層を表面から下へ押しやり空乏層のコン
トロールを確実にさせる役割をしているが、第５
図の特性が実現できるならなくてもよい。又、第
４図の如く空乏層が接触する部分を極低濃度で形
成すると動作が一層安定する。又当然のことなが
ら以上の例のＮタイプをＰタイプに、Ｐタイプを
Ｎタイプの半導体層に置きかえても同様の動作を
する。
でありドレイン空乏層を平面的にVDD側に接触さ
せるものである。N-基板６１にP-ウエル６２を
形成する。その後ソース、ドレイン、VDDバイア
スのためのN+拡散層６３，６４，６５を作る。
その後ゲート膜５９，６６と電極６０，６７を形
成する。このインバータの入力は電極６７であ
る。もしドレインのN+拡散層６４がGND電位の
時空乏層は６９の如く縮まつており、N+拡散層
６３の空乏層６８とは離れている。もしVDNが
VDD電位に近づくとドレインの空乏層は７０の如
くなり、空乏層６８と接触し第４図と同様の動作
をする。この時この空乏層の接触点上のゲートの
電極６０はGNDとなり、ドレイン及びVDDバイア
スの空乏層を表面から下へ押しやり空乏層のコン
トロールを確実にさせる役割をしているが、第５
図の特性が実現できるならなくてもよい。又、第
４図の如く空乏層が接触する部分を極低濃度で形
成すると動作が一層安定する。又当然のことなが
ら以上の例のＮタイプをＰタイプに、Ｐタイプを
Ｎタイプの半導体層に置きかえても同様の動作を
する。
第７図は本発明の論理デバイスを用いて構成す
るスタテイツクのランダムアクセスメモリー
（RAM）のセルを示している。トランジスタ７
３，７４がＮチヤンネルのアクデイブ素子であ
り、７１，７２は本発明による空乏層制御の負荷
を示している。７１と７３、７２と７４がインバ
ータを構成する。トランジスタ７５，７６はアド
レス線ADDRESSによりスイツチされるトラン
スフアゲートでありBIT、とのデータの入出
力を制御する。
るスタテイツクのランダムアクセスメモリー
（RAM）のセルを示している。トランジスタ７
３，７４がＮチヤンネルのアクデイブ素子であ
り、７１，７２は本発明による空乏層制御の負荷
を示している。７１と７３、７２と７４がインバ
ータを構成する。トランジスタ７５，７６はアド
レス線ADDRESSによりスイツチされるトラン
スフアゲートでありBIT、とのデータの入出
力を制御する。
第８図は空乏層制御の負荷を用いて２トランジ
スタセルのスタテイツクメモリーを構成する図を
示す。従来スタテイツクは必ず６素子であつたが
その３分の１で同じ特性が得られる。第５図にお
いて同一電流値では(d)２つの安定電位が存在する
ことを利用する。ADDRESS線によりスイツチ
ングされるトランスフアゲート８１はわずかなリ
ークを基板（GND電位）との間にもつている。
もしこれが定電流であるとすればこれは静的に、
しかも非常に微少な電流で低電位か、高電位かを
記憶するメモリーのセルとなる。これは従来にな
い画期的なスタテイツクメモリである。すなわち
かなりのセルが１チツプに収容でき従来のスタテ
イツクメモリーの難点であつた高集積度を簡単に
実現するものである。トランジスタ８２はゲート
とソースが同電位であるが、表面をわずかな電流
（サブスレツシヨルド電流）によりセルの内容を
維持する。又この電流は定電流である必要はな
く、パンチスルーやジヤンクシヨンのわずかなリ
ーク等、又ポリシリコン等の抵抗体を利用しても
よい。
スタセルのスタテイツクメモリーを構成する図を
示す。従来スタテイツクは必ず６素子であつたが
その３分の１で同じ特性が得られる。第５図にお
いて同一電流値では(d)２つの安定電位が存在する
ことを利用する。ADDRESS線によりスイツチ
ングされるトランスフアゲート８１はわずかなリ
ークを基板（GND電位）との間にもつている。
もしこれが定電流であるとすればこれは静的に、
しかも非常に微少な電流で低電位か、高電位かを
記憶するメモリーのセルとなる。これは従来にな
い画期的なスタテイツクメモリである。すなわち
かなりのセルが１チツプに収容でき従来のスタテ
イツクメモリーの難点であつた高集積度を簡単に
実現するものである。トランジスタ８２はゲート
とソースが同電位であるが、表面をわずかな電流
（サブスレツシヨルド電流）によりセルの内容を
維持する。又この電流は定電流である必要はな
く、パンチスルーやジヤンクシヨンのわずかなリ
ーク等、又ポリシリコン等の抵抗体を利用しても
よい。
第９図は第７図に示すメモリーセルをパターン
化した例である。ポリシリコン層１０２，９４，
９５は実線に囲まれた拡散領域９１，９２，９３
との上でゲートを構成する。Al配線１０４，１
０５，１０６，１０７は×印９６，９７，１０
０，１０１で拡散領域９１，９２，９３と、又×
印９８，９９でポリシリコンとコンタクトされ
る。拡散領域９１はGND電位のソース９２，９
３はドレインである。このセルの面積は42μｍ×
28μｍ×60μｍであり、Ｎ MOS960μｍ×40μｍ
に比し大幅に減少している。このパターンで第４
図に示す構造を用いてメモリーを試作した例を述
べるとP--層の濃度は約５×1014／cm2、P-層及び
P--層厚み11μｍ、N+深さ3μｍ、P-深さ4μｍであ
り、イオン打込により形成される。この時セル当
りのスタンバイパワーは約1μwであり、又動作ス
ピードはアドレスアクセスは約150ｍsecである。
これは従来のＣ MOSメモリーのパワーよりや
や低く、スピードは３倍近く改善されている。
化した例である。ポリシリコン層１０２，９４，
９５は実線に囲まれた拡散領域９１，９２，９３
との上でゲートを構成する。Al配線１０４，１
０５，１０６，１０７は×印９６，９７，１０
０，１０１で拡散領域９１，９２，９３と、又×
印９８，９９でポリシリコンとコンタクトされ
る。拡散領域９１はGND電位のソース９２，９
３はドレインである。このセルの面積は42μｍ×
28μｍ×60μｍであり、Ｎ MOS960μｍ×40μｍ
に比し大幅に減少している。このパターンで第４
図に示す構造を用いてメモリーを試作した例を述
べるとP--層の濃度は約５×1014／cm2、P-層及び
P--層厚み11μｍ、N+深さ3μｍ、P-深さ4μｍであ
り、イオン打込により形成される。この時セル当
りのスタンバイパワーは約1μwであり、又動作ス
ピードはアドレスアクセスは約150ｍsecである。
これは従来のＣ MOSメモリーのパワーよりや
や低く、スピードは３倍近く改善されている。
第１０図は第８図のセルをパターン化した例で
ある。ゲート線１１３とソース拡散層１１０は
GNDと同電位である。ドレイン１１１の真下に
空乏層制御メモリー部が存在する。ゲート線１１
４はトランスフアゲートを制御する。１１５でセ
ルのデータを入出力するためにAl配線１１６で
できたBITにコンタクトする。このセルサイズは
わずか12μｍ×21μｍであり従来のＣ MOSセル
のわずか５％である。逆に言えば20倍のメモリー
容量を達成できる。このデバイスは先に述べた第
９図のパターンと同様に製造可能である。又蛇足
ながらこのセルをトランスフアする際は、ゲート
線１１３を＋側にバイアスしてセルのインピーダ
ンスを下げると読み出しアクセスのスピードはず
つと上昇する。
ある。ゲート線１１３とソース拡散層１１０は
GNDと同電位である。ドレイン１１１の真下に
空乏層制御メモリー部が存在する。ゲート線１１
４はトランスフアゲートを制御する。１１５でセ
ルのデータを入出力するためにAl配線１１６で
できたBITにコンタクトする。このセルサイズは
わずか12μｍ×21μｍであり従来のＣ MOSセル
のわずか５％である。逆に言えば20倍のメモリー
容量を達成できる。このデバイスは先に述べた第
９図のパターンと同様に製造可能である。又蛇足
ながらこのセルをトランスフアする際は、ゲート
線１１３を＋側にバイアスしてセルのインピーダ
ンスを下げると読み出しアクセスのスピードはず
つと上昇する。
本発明は空乏層制御により負荷の役割を低電力
かつ高スピードで実現するものであり、以上に述
べた如く、Ｃ MOSの低電力動作を維持しなが
ら集積度は抜群に改善されている。又ドレイン出
力、ゲート入力ともＣ MOSに比し素子面積が
半分以下になつているため、基板濃度が低くなつ
ていることと合わせてその寄生容量は３分の１に
減少しスピードアツプが画れる。従つて本発明に
よる論理デバイスは従来のデバイスに比し動作電
力の低さ、高集積度、高スピードというあらゆる
点でまさるものであち、特に先例の如くメモリー
において比較すればわかる通り大容量化、高スピ
ード化が実現できる点で絶大な効果がある。
かつ高スピードで実現するものであり、以上に述
べた如く、Ｃ MOSの低電力動作を維持しなが
ら集積度は抜群に改善されている。又ドレイン出
力、ゲート入力ともＣ MOSに比し素子面積が
半分以下になつているため、基板濃度が低くなつ
ていることと合わせてその寄生容量は３分の１に
減少しスピードアツプが画れる。従つて本発明に
よる論理デバイスは従来のデバイスに比し動作電
力の低さ、高集積度、高スピードというあらゆる
点でまさるものであち、特に先例の如くメモリー
において比較すればわかる通り大容量化、高スピ
ード化が実現できる点で絶大な効果がある。
第１図は従来のＣ MOSのインバータ、第２
図はその構造を示す。第３図は本発明による論理
デバイスの構造例を示す。第４図はその部分図、
第５図は本発明の負荷特性、第６図は本発明の他
の例を示す。第７図、第８図は本発明の素子を用
いこメモリーのセルを示す。第９図、第１０図
は、第８図、第９図のパターンを示す。 ４２，４３，４４，６８，６９，７０……空乏
層、７１，７２，８０……空乏層制御負荷。
図はその構造を示す。第３図は本発明による論理
デバイスの構造例を示す。第４図はその部分図、
第５図は本発明の負荷特性、第６図は本発明の他
の例を示す。第７図、第８図は本発明の素子を用
いこメモリーのセルを示す。第９図、第１０図
は、第８図、第９図のパターンを示す。 ４２，４３，４４，６８，６９，７０……空乏
層、７１，７２，８０……空乏層制御負荷。
Claims (1)
- 【特許請求の範囲】 １ 第１領域、第２領域及びゲート電極より成る
第１のMOSトランジスタと、該第１のMOSトラ
ンジスタの第２領域とビツト線との間に接続され
ゲート電極をアドレス線に接続する第２のMOS
トランジスタとを備え、前記第１のMOSトラン
ジスタの第１領域に第１の電位を印加して成る半
導体メモリーにおいて、第１導電型の基板に第２
導電型の第３の領域を形成し、該第３の領域内に
前記第１のMOSトランジスタを形成して成り、
前記基板と前記第３の領域との接合領域近傍には
第１の空乏層が形成され、前記第１のMOSトラ
ンジスタの第２領域近傍には当該第２領域が前記
第１の電位から第２の電位に変化するに応じて広
がる第２の空乏層が形成され、メモリセルは前記
基板と前記第１のMOSトランジスタの第２領域
との間の前記第３の領域を前記第２の空乏層の広
がりに応じて電流値の変化する負荷抵抗とするこ
とを特徴とする半導体メモリー。 ２ 第１領域、第２領域及びゲート電極より成る
第１のMOSトランジスタと、該第１のMOSトラ
ンジスタの第２領域とビツト線との間に接続され
ゲート電極をアドレス線に接続する第２のMOS
トランジスタとを備え、前記第１のMOSトラン
ジスタの第１領域に第１の電位を印加して成る半
導体メモリーにおいて、第１導電型の基板に第２
導電型の第３の領域を形成し、該第３の領域内に
前記第１のMOSトランジスタ及び第２の電位が
印加される第４領域を形成して成り、該第４領域
近傍には第１の空乏層が形成され、前記第１の
MOSトランジスタの第２領域近傍には当該第２
領域の電位が前記第１の電位から前記第２の電位
に変化するに応じて広がる第２の空乏層が形成さ
れ、メモリセルは前記第４領域と前記第１の
MOSトランジスタの第２領域との間の前記第３
の領域を前記第２の空乏層の広がりに応じて電流
値の変化する負荷抵抗とすることを特徴とする半
導体メモリー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12490478A JPS5552267A (en) | 1978-10-11 | 1978-10-11 | Semiconductor meomory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12490478A JPS5552267A (en) | 1978-10-11 | 1978-10-11 | Semiconductor meomory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5552267A JPS5552267A (en) | 1980-04-16 |
| JPS6320023B2 true JPS6320023B2 (ja) | 1988-04-26 |
Family
ID=14896978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12490478A Granted JPS5552267A (en) | 1978-10-11 | 1978-10-11 | Semiconductor meomory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5552267A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6088458A (ja) * | 1983-10-20 | 1985-05-18 | Toshiba Corp | 半導体記憶装置 |
| US4868628A (en) * | 1984-08-22 | 1989-09-19 | Signetics Corporation | CMOS RAM with merged bipolar transistor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927110B2 (ja) * | 1975-08-22 | 1984-07-03 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
-
1978
- 1978-10-11 JP JP12490478A patent/JPS5552267A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5552267A (en) | 1980-04-16 |
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