JPS6325965A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 不発明に低電力かつ高集積化が可能な論理デノ（イスを
集積した半導体集積回路に関するＯ従来低電力論理デバ
イスとしては相補型、丁なわちＰチャンネルＭＯ８）ラ
ンジスタｋｍ”チャンネルＭＯＳトランジスタ七電源Ｖ
ＤＤ−ＧＮＤの１ｔＪＩにＲ＃；接続したＯ　Ｌｉ　Ｏ
Ｓ構造の工Ｃが一般的である。このＣＭＯ８工Ｏは低電
力の性能を利用して時計、を卓、メモリー等に広く利用
されている・第１図はこのＣＭＯＳインバータを示して
いる。１はＰチャンネルトランジスタ、２はＮチャンネ
ルトランジスタを示すｅ又第２図はこのＣＭＯＥ３のｎ
造荀示ア。Ｎ−基板３内にＰ−ウェル４？作る。その後
Ｎチャンネル側のソース畳ドレインとなるＮ半波散層５
，６又はＰ９＄Ｉｌのｒ半拡散層７゜８七作り、ゲート
膜９．１０ゲート電極１１．１２全形既丁ゐ。又ゲート
人力ＶＧとドレイン出力ＶＤは第１図と対応する・この
構造かられかるよう（ゲート−段’１１収するのにゲー
ト電極が２つにドレイン拡散層が２つ必要とする。従っ
て集積度が低いということと、寄生弁りが大きいのでス
ピードが遅４という２つの大きな欠点を肩する・従って
例えばＣ！ＭＯＥＩメモリーｔと９あげてみると、七の
スタンバイパワーはμＷのオーダでありバッテリーハツ
クアッグをしてメモリーに′；＋揮発として、不揮性Ｒ
ＡＭとして用いることが可能となる。このデータの不揮
発化は、機器の小型化を図るため従来のコアメモリーに
ｆｊｊｔきかわるための大きな要素である０又一方では
メモリーの大容量化、及び高速化ができないと、コンビ
ニーりを中心とするメインフレームメモリーＩＣは応用
は不可能である０従ってスタンバイパワーが極少で又動
作電力が低いこの０Ｍ０Ｅ？メモリーは、先に述べ九如
く集積度が悪く大写量化ができず又、スピードも遅（、
ＭＩ局は応用範囲が狭くなっている。

従って本発明の目的はｃｕｏｓ工Ｃの如く低電力でかつ
、０ＭＯ８にない高集積度化と高スピードの論理デバイ
スを提供することＫある・第３図は本発明の一具体例と
しての構造を示すものである鳴Ｎ十基板２１にＰ−一エ
ビ層２２を形成する口その後通常のＰチャンネルトラン
ジスタ用のＮ一部２４（これはインタフェイス部等に用
いるが、必要なければ除去してもよい）とＰ一部２３の
拡散層を形成する。Ｐ＋拡散２５によりアース電位ＧＩ
ＪＤに、Ｎチャンネルの基板となるＰ一部はバイアスさ
れる。又Ｎ半波散３３により基板全体は十電位であるＶ
ＤＤにバイアスされるロＮチャンネル側のソース・ドレ
インとなる１１＋拡散２９．５０及びＰチャンネル側の
Ｐ半波散層３１．５２とゲート酸化ｗＸ３５１３６、ゲ
ート電極５８．５９は通常のＭＯＳ）ランジスタを形成
する。さて不発明のデバイスは通常のソース・ドレイン
ｔな丁Ｎ十拡散層’２８．２９．！０．５５と同時に形
成するＮ半波散Ｎ２６とこれより深く別に形成・したＮ
半波散層２７１Ｃより構成されるＯゲート膜３４とゲー
ト電極５７はその下に通常のＮチャンネルの導ｔ）ｖｉ
をコントロールする。又深いＮ半波散ＰＪ２７と基板２
１は？−−エビ層２２を介シこのＮチャンネルトランジ
スタの負荷部分として動作する◎ 第４図はこの部分を拡大し友ものであり、記号は第５因
と共通である。斜袴部４３はＰ−一エピ層２２に１１＋
基板２１かも広がっている空乏層である。もしＮチャン
ネルトランジスタのゲート電極３７に正の電位がかかつ
ているとゲート直下に反転層４５ができてＯＮしており
、ドレインのＮ＋拡散Ｎ！Ｉ２６の電位ＶＤＨはソース
となるＮ半波散層２日のＧ’　Ｎ　Ｄと同電位となる。

この時Ｎ半波散Ｎは基板となるＰ−一　屑、Ｐ−層と同
電位のため空乏層４２汀そう広がらず拡散電位に依存し
部分のみＫなる。但しＰ−一　層は特に低濃度のため少
し空乏ｒＩＪはＰ−層中より広がり易くなっている。

この空乏層の広がり長１ｖは、 （１）　　　　Ｌｐ＝−ｊ２ｃｓｉ（Ｖｐ−Ｈ／　Ｄ　
１「　）７ｇ、ＩＪｎと表わされる。ここで＆８１はシ
リコンの１！電率ＶＤは拡散電位、ｖＤＩはＮ＋とＰ−
層、　Ｐ−−層との逼り、ｇはｔ荷、ＮＢはＰ−層、Ｐ
−一層の濃度である・もしＮチャンネルのゲートがＧＮ
Ｄとなり、チャンネルがＯＦＦすると深いＮ半波散層は
空乏層４２と４３の間のわずかなリークによρＮ十基板
２１１ｊｌｌｌＶｃ引つ張らｆ”してＶＤＤ電位に１近
づく・−そうすると（１）式に従いＶムが増加丁々と、
空乏Ｉ０長さｔｖは増加し、４４の破線で示すように空
乏層４３と接触してドレインは正帰還により強力にｖｎ
ｐ＊に引かれる。この空乏層のドレイン電位による伸縮
が、このＮチャンネルトランジスタの負荷として作用す
る・Ｐ−一エビ層２２は非常に低濃度であるので、わず
かなドレイン電位ＶＤＭの変化で（１）式でもわかるよ
うに空乏１広がりは大きく変化する・これが１’−一層
を用いている理由でるるが、もし拡散深さと＠度のコン
トロールが十分であれば通常のｃＭｏｓ工○の如くＮ−
基板中ＫＰ−ウェルを拡散する第２図の構造に、深いド
レイン拡散層だけ設ければ同じ原理は適応可能である。

又通常のＮ半波散層のみでも微少なリークを無視すれば
、第２図の構造でＰチャンネルトランジスタ食除い次も
のでも同様である。この時Ｐ−ウェルの拡散層社浅くす
る必９がある・ 第５図はこの第４図の負荷を光特性を示している◎ｔし
ドレイン電位ｖＤＭが基板と同電位の時は空乏層がつな
がっているか、轟然Ｘ流値はＯである。又７Ｄ）Ｉが基
板（Ｚ）Ｇ）ｒＤと同電位の時空乏層は離れており、電
流よりＭは非常圧小さい・”ｉ’ＤＭが少しづつ上昇す
ると、空乏層が近づいてきてこの間をΦヤリアが拡散し
ていくようになり、ｖＤＮ１７ｃ対し指数関数的に［流
が上昇する。こうして図のような負性抵抗特性となる・
ａは基板濃度が高（、ｃへ行くほど低くなる。又ドレ・
インＮ生理と基板Ｎ生理の間隔でもこの特性は変化する
◎第４図に示すインバータの特性を安定させるためには
ＶＤＮがＯの時のよりＩはチャ／ネルリークよりわずか
に多く存在させる方がよい６又劾、作電流がそう極端に
低い所まで要求しなければａＯ％性のようＫＶＤＮが０
の時に空乏層を多少接触させて訃〈と負荷ｉ流はかなり
大きくとれスピードを早くするのＶＣ有効である。

第６図は不発明の他の応用例を示しているものでありド
レイン空乏層菅平面的にＶＤｎ＠に接触さぜるものであ
るＯＮ−基板６１ＶｃＰ−フェル６２を形成する◎その
後ソースｅドレイン、ＶＤＤバイヤスのためＯＮ＋拡散
層＆５，６４．６５’（作る＠その後ゲート膜５９，６
６とｔ極６０，６７全形成する。このインバータの入力
は電極６７である。もしドレインのＮ＋拡散層６４がＧ
ＮＤ電位の時空乏ｎＡはる９の如く縮１つており、Ｎ半
波散層６３の空乏層６８とは離れている。もしＶＤＮが
ｖＤＤｔ位に近づくとドレインの空乏層は７０のヌロぐ
なジ、空乏Ｍ６Ｂと接触し第４図と同様の動作をする。

この時この空乏層の接触点上のゲートの電極６０はＧＮ
Ｄとな９、ドレイン及びＶＤＤバイヤスの空乏Ｍ’ｃ表
面から下へ押しやり空乏層のコントロールを確実にさせ
る役割にしているが、第５図の特性が実現できるならな
くてよい・又第４図の如く空乏層が接触する部分を極低
濃度で形成すると動作が一属安定する・又当然のことな
がら以上の例のＮタイプをＰタイプに、ＰタイプｔＮタ
イプの半導体層にｆ＠かえても同様の動作をする０ 第７図は本発明の論理デバイスを用いて構成するスタテ
ィックのランダムアクセスメモリー（ＲＡＭ）のセルを
示している。トランジスタ、）７３．７４がＮチャンネ
ルのアクティブ素子でるり、７１．７２ａ不発明による
空乏層制御の負荷を示している。７１と７３．７２と７
４がインバーりを構成する０トランジスタ７５．７６は
アドレスｍＡｐｎＲａｓａによりスイッチされるトラン
スファーゲートでありＢＩＴ、■７Ｆ−とのデータの入
出力を制御する。

第８図は空乏層制御の負荷を用いて２トランジスタ／セ
ルのスタティックメモリーを構成する図を示す０従来ス
タテイツクは必ず６素子であったがその３分の１で同じ
特性が得られる＠第５図において同一電流値では（ｃｌ
）　２つの安定電位が存在することを利用する。ＡＤＤ
ＲＭ：ｓ、ａ線によりスイッチングされるトランスファ
ーゲート８１はわずかなリーク七基板（ＧＮＤ電位）と
の間くもっている０もしこれが定電流であるとすればこ
れは静的に、Ｌかも非常に微少な電流で低電位か、高電
位かｒ記憶するメモリーのセルとなるーこれは従来にな
い画期的なスタティックメモリである。すなわちかなり
のセルが１チツプに収容でき従来のスタティックメモリ
ーの難点でめった高集積式を簡単に実現するものである
。トランジスタ８２はゲートとソースが同電位でおるが
、底面をわずかな電流（丈フスレツンヨルド電流）罠よ
ｐセルの内容を維持する０又この電流は定電流である必
要ｔユなく、パンチスルーやジャンクションのわずかな
リーク等、又ポリシリコン等の抵抗体を利用してもよい
。

第９因は第７図に示すメモリーセルをパターン化し比例
である＠ポリシリコン層１０２，９４゜９５は笑醐に囲
１れ九拡散領域９１，９２．９３との上でゲートを構成
する＠Ｘ印に人０配線１０４゜１０５、１０６．１０７
は９６，９７，１００，１０１で拡散領域９１，９２．
９５と、又９８．９９とポリシリコンとコンタクトする
＠拡散９埴ｑ１はＧＮＤｉ位のソース９２．９３はドレ
インである。

このセルの面ｆｊ＆は４２μｍ×２８μｍ×６０μｍ。

ＮＭＯＥＩ９６０μｍ×４０μ＋？Ｉに比し太幅に減少
している０このパターンで第４図に示す構造を用いてメ
モ＋７−’ａ−試作した例を述べるとＰ−一層の濃Ｈｈ
約５　Ｘ　１０１４／ｃＩｌ、Ｐ−層及びＰ−一層厚み
１１μｍ、Ｎ牛深さ３μｍ％　Ｆ−深さ４μｍでありイ
オン打込によｐ形成される＠この時セル当りのスタンバ
イパワーは約１μＷであり、又動作スピードはアドレス
アクセスは約１５０　ｍＢ田であるＯこれは従来のＣ！
ＭＯＳメそり一のパワーよりやや低く、スピードは３倍
近く改善されている″Ｏ第１０因は第８図のセルをパタ
ーン化した例である・ゲート線１１３とノース拡散層１
１０はＧＮＤと同電位である。ドレイン１１１の真下に
空乏層制御のメモリ一部が存在する・ゲート線１１４は
トランス７７ケートを制御する。１１５でセルのデータ
を入出力するためにＡＡ配＠１１６でできたＢ工ＴＫｒ
ンタクトする。このセルサイズはわずか１２μｍ×２１
μｍであり従来のＣＭＯＳセルのわずか５チであるＯ逆
Ｋｉｔえば２０倍のメモリー容ｔ？１１−達成できる０
こＯデバイスは先に述べ次第９図のパターンと同様Ｋｆ
ｉ造可能である。又蛇足ながらこのセルをトランスファ
ーする際は、ゲート線１１５ｒ＋側にバイアスしてセル
のインピーダンスを下げると読み出しアクセスのスピー
ドはずっと上昇する・ 不発明に空乏層制御により負荷の役割を低電力かつ高ス
ピードで実現するものであり、以上に述べた如く、０Ｍ
０Ｂの低電力動作を維持しながら集積度は抜群に改善さ
れているＯ又ドレイン出力。

ゲート入力とも０ＭＯ８に比し素子面積が・半分以下に
なっているため、基板＠涙が低くなっていることと合せ
てその寄生容量は３分の１ＶＣ減少しスピードアップが
画れる。従って本発明による論理デバイスは従来のデバ
イスに比し動作電力の低さ。

高集積度、高スピードというあらゆる点で１さるもので
るり、特に先例の如くメそリ一において比較すればわか
る通り大容量化、高スピード化が実現できる点で絶大な
効果かある。

【図面の簡単な説明】

第１図は従来の０Ｍ０日のインバータ、第２ははその構
造を示す＠第３図は本発明による論理デバイスの構造例
を示す。第４囚はその部分図、第５因は本発明の負荷特
性、第６図は本発明の他の例を示すＯ第７図、第８図は
不発明の素子を用いたメモリーのセル？示す０１９図、
第１０図は、第８囚、第９図のパターンを示す。 ４２．４５，４４，６８，６９，７０・・・空乏１７１
．７２．８０・・・空乏層制御負荷以　　　上 第１図 第２図 第３図 第４図 第５０　　　第６図 第７図　　　　第８図 第９図　　　第１０図 手続補正書（自発ン 昭和　　６讐　６月　２９日 ２、発明の名称 半導体糸ｆｉ回路 ３、補正する者 事件との関係　　出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役　　　中　村　恒　也 ４、代理人 連絡先　５５３−２１１１　　内線６３１〜６４０　　
担当　林［１１ｆｆｇ９１ｆｆｌｌＲＩＯ［削除スル、
　　　’Ｓ　　　　　ｒ′＼　・・リ　　／ 明　　　　細　　　　書 発明の名称 半導体集積回路 特許請求の範囲 （１）第１導電型の基板と、該基板に形成される第２導
電型の拡散層と、該拡散層内に形成されるＭＯＳトラン
ジスタとを備える半導体集積回路において、前記ＭＯ３
Ｉ−ランジスタはゲート電極、ドレイン領域と、第１の
電位が印加されるソース領域とを含み、該ドレイン領域
近傍の前記拡散層内に形成され第２の電位が印加される
第３の領域を備え、該第３の領域近傍には第１の空乏層
が形成され、前記ドレイン領域近傍には当該ドレイン領
域の電位が前記第１の電位から前記第２の電位に変化す
る応じて広がる第２の空乏層が形成され、前記第３の領
域と前記ドレイン領域との間の前記拡散層を前記第２の
空乏層の広がりに応じて電流値の変化する負荷抵抗とす
ることを特徴とする特導体集積回路。 （２）前記ドレイン領域近傍に形成される前記第２の空
乏層は当該ドレイン領域の電位変化に応じて広がり、前
記第１の空乏層と接触することを特徴とする特許請求の
範囲第１項記載の半導体集積回路。 発明の詳細な説明 本発明は低電力かつ高集積化が可能な論理デバイスを集
積した半導体集積回路に関する。 従来低電力論理デバイスとしては相補型、すなわちＰチ
ャンネルＭＯ３）ランジスタと、ＮチャンネルＭＯ３）
ランジスタを電源Ｖｏｏ　　ＧＮＤの間に縦属接続した
０ＭＯ３構造のＩＣが一般的である。このＣＭＯ３ＩＣ
は低電力の性能を利用して時計、電卓、メモリー等に広
く利用されている。 第１図はこのＣＭＯＳインバータを示している。 １はＰチャンネルトランジスタ、２はＮチャンネルトラ
ンジスタを示す。又第２図はこの０ＭＯ３の構造を示す
。Ｎ−基板３内にＰ−ウェル４を作る。その後Ｎチャン
ネル側のソース・ドレインとなるＮ°拡散層乳６又はＰ
側のＰ９９拡散７゜８を作り、ゲート膜９．１０ゲート
電極１１．１２を形成する。又ゲート人力■Ｇとドレイ
ン出力ＶＤは第１図と対応する。この構造かられかるよ
うにゲート−段を構成するのにゲート電極が２つにドレ
イン拡散層が２つ必要とする。従って集積度が低いとい
うことと、寄生容量が大きいのでスピードが遅いという
２つの大きな欠点を有する。従って例えばＣＭＯＳメモ
リーをとりあげてみると、そのスタンバイパワーはμＷ
のオーダでありバッテリーバックアップをしてメモリー
を不揮発として、不揮性ＲＡＭとして用いることが可能
となる。このデータの不揮発化は、機器の小型化を図る
ため従来のコアメモリーに置きかわるための大きな要素
である。又一方ではメモリーの大容量化、及び高速化が
できないと、コンピュータを中心とするメインフレーム
メモリーには応用は不可能である。 従ってスタンバイパワーが極少で又動作電力が低いこの
ＣＭＯＳメモリーは、先に述べた如く集積度が悪く大容
量化ができず又、スピードも遅く、結局は応用範囲が狭
くなっている。 従って本発明の目的はＣＭＯ３ＩＣの如く低電力でかつ
、０ＭＯ３にない高集積度化と高スピードの論理デバイ
スを提供することにある。 第３図は本発明の詳細な説明するための一興体例として
の構造を示すものである。Ｎ゛基板２１にＰ−エビ［２
２を形成する。その後通常のＰチャンネルトランジスタ
用のＮ一部２４（これはインクフェイス部等に用いるが
、必要なければ除去してもよい）とＰ一部２３の拡散層
を形成する。Ｐ＋拡散２５によりアース電位ＧＮＤに、
Ｎチャンネルの基板となるＰ一部はバイアスされる。又
Ｎゝ拡散３３により基板全体は十電位である■。。にバ
イアスされる。Ｎチャンネル側のソース・ドレインとな
るＮ゛拡散２９．３０及びＰチャンネル側のＰ゛拡散層
３１．３２とゲート酸化膜３５．３６、ゲート電極３８
゜３９は通常のＭＯＳ）ランジスタを形成する。さて本
発明のデバイスは通常のソース・ドレインをなすＮ”拡
散層２８．２９．３０．３３と同時に形成するＮ゛拡散
Ｎ２６とこれより深く別に形成したＮ゛拡散層２７によ
り構成される。ゲート膜３４とゲート電極３７はその下
に通常のＮチャンネルの導電層をコントロールする。又
深いＮ９拡散層２７と基板２１はＰ−エビ１！２２を介
しこのＮチャンネルトランジスタの負荷部分として動作
する。 第４図はこの部分を拡大したものであり、記号は第３図
と共通である。斜線部４３はＰ−エビ層２２にＮ″基板
２１から広がっている空乏層である。もしＮチャンネル
トランジスタのゲート電極３７に正の電位がかかってい
るとゲート直下に反転層４５ができてＯＮしており、ド
レインのＮ°拡散層２６の電位ＶＤＮはソースとなるＮ
０拡散層２８のＧ　Ｎ　Ｄと同電位となる。この時Ｎ３
拡散層は基板となるＰ−層、Ｐ−１ｉと同電位のため空
乏層４２はそう広がらず拡散電位に依存した分のみにな
る。但しＰ−層は特に低濃度のため少し空乏層はＰ−層
中より広がり易（なっている、この空乏層の広がり長２
゜は、 ｍ１ｏ−ｅ　ｓ　ｉ　　　Ｄ＋　　ＤＮ　　　ｇ−Ｎｍ
と表わされる。ここでεｓｉはシリコンの誘電率■。は
拡散電位、ＶＤＭはＮ゛とＰ−層、Ｐ−層との電位、ｇ
は電荷、Ｎ、はＰ−層、Ｐ−層の濃度である。もしＮチ
ャンネルのゲートがＧＮＤとなり、チャンネルがＯＦＦ
すると深いＮ１拡散層は空乏層４２と４３の間のわずか
なリークによりＮ゛基板２１側に引っ張られてｖａｎ電
位に近づく、そうすると（１）式に従いＶ、が増加する
と、空乏層長さｌ。は増加し、４４の破線で示すように
空乏ｊＷ４３と接触してドレインは正帰還により協力に
■、側に引かれる。この空乏層のドレイン電位による伸
縮が、このＮチャンネルトランジスタの負荷として作用
する。Ｐ−エビ層２２は非常に低濃度であるので、わず
かなドレイン電位■Ｉ、１４の変化で（１）式でもわか
るように空乏層法がりは大きく変化する。これがＰ−層
を用いている理由であるが、もし拡散深さと濃度のコン
トロールが十分であれば通常のＣＭｏ５ｒｃの如くＮ−
基板中にＰ−ウェルを拡散する第２図の構造に、深いド
レイン拡散層だけ設ければ同じ原理は適応可能である。 又通常のＮ゛拡散層のみでも微少なリークを無視すれば
、第２図の構造でＰチャンネルトランジスタを除いたも
のでも同様である。この時Ｐ−ウェルの拡散層は浅くす
る必要がある。 第５図はこの第４図の負荷電流特性を示している。もし
ドレイン電位■。）ｌが基板と同電位の時は空乏層がつ
ながっているが、当然電流値は０である。又ＶＯＳが基
板のＧＮＤと同電位の時空乏層は離れており、電流１１
１Ｎは非常に小さい。■。８が少しづつ上昇すると、空
乏層が近づいてきてこの間をキャリアが拡散していくよ
うになり、ｖＤ８に対し指数関数的に電流が上昇する。 こうして図のような負性抵抗特性となる。ａは基板濃度
が高く、Ｃへ行くほど低くなる。又ドレインＮ”ｊｌＪ
と基板Ｎ°層の間隔でもこの特性は変化する。第４図に
示すインバータの特性を安定させるためには■８．４が
Ｏの時のＩＯＮはチャンネルリークよりわずかに多く存
在させる方がよい。又動作電流がそう極端に低い所まで
要求しなければａの特性のようにＶＨがＯの時に空乏層
を多少接触させておくと負荷電流はかなり大きくとれス
ピードを早くするのに有効である。 第６図は本発明の実施例を示しているものでありドレイ
ン空乏層を平面的にＶＤＭ側に接触させるものである。 Ｎ−基板６１にＰ−ウェル６２を形成する。その後ソー
ス・ドレイン、■Ｉ、ＤバイアスのためのＮ゛拡散層６
３．６４．６５を作る。その後ゲート膜５９．６６と電
極６０．６７を形成する。このインバータの入力は電極
６７である。もしドレインのＮ°拡散層６４がＧＮＤｉ
ｉ位の時空乏層は６９の如（縮まっており、Ｎ゛拡散層
６３の空乏層６８とは離れている。 もしＶＩＩＮがＶｏｏ７Ｈ，位に近づくとドレインの空
乏層は７０の如くなり、空乏層６８と接触し第４図と同
様の動作をする。この時この空乏層の接触点上のゲート
の電極６０はＧＮＤとなり、ドレイン及びｖＩｌｌＤバ
イアスの空乏層を表面から下へ押しやり空乏層のコント
ロールを確実にさせる役割をしているが、第５図の特性
が実現できるならなくてよい。又第４図の如（空乏層が
接触する部分を極低濃度で形成すると動作が一層安定す
る。又当然のことながら以上の例のＮタイプをＰタイプ
に、ＰタイプをＮタイプの半導体層に書きかえても同様
の動作をする。 第７図は本発明の論理デバイスを用いて構成するスタテ
ィックのランダムアクセスメモリー（ＲＡＭ）のセルを
示している。トランジスタ７３．７４がＮチャンネルの
アクティブ素子であり、７１．７２は本発明による空乏
層制御の負荷を示している。 ７１と７３．７２と７４がインバータを構成する。トラ
ンジスタ７５．７６はアドレス線ＡＤＤＲＥＳＳにより
スイッチされるトランスファーゲートでありＢＩＴ、Ｂ
ＩＴとのデータの入出力を制御する。 第８図は空乏層制御の負荷を用いて２トランジスタ／セ
ルのスタティックメモリーを構成する図を示す。従来ス
タティックは必ず６素子であったがその３分の１で同じ
特性が得られる。第５図において同一電流値では（ｄ）
２つの安定電位が存在することを利用する。ＡＤＤＲＥ
ＳＳ線によりスイッチングされるトランスファーゲート
８１はわずかなリークを基板（ＧＮＤ電位）との間にも
っている。もしこれが定電流であるとすればこれは静的
に、しかも非常に微少な電流で低電位か、高電位かを記
憶するメモリーのセルとなる。これは従来にない画期的
なスタティックメモリーである。 すなわちかなりのセルが１チツプに収容でき従来のスタ
ティックメモリーの難点であった高集積度を簡単に実現
するものである。トランジスタ８２はゲートとソースが
同電位であるが、表面をわずかな電流（サブスレッショ
ルド電流）によりセルの内容を維持する。又この電流は
定電流である必要はなく、パンチスルーやジャンフシボ
ンのわずかなリーク等、又ポリシリコン等の抵抗体を利
用してもよい。 本発明は空乏層制御により負荷の役割を低電力かつ高ス
ピードで実現するものであり、以上に述べた如く、０Ｍ
Ｏ３の低電力動作を維持しながら集積度は抜群に改善さ
れている。又ドレイン出力、ゲート入力とも０ＭＯ３に
比し素子面積が半分近くまで小さくなっているため、寄
生容量は減少しスピードアップが画れる。従って本発明
による論理デバイスは従来のデバイスに比し動作電力の
低さ、高集積度、高スピードというあらゆる点でまさる
ものであり、特に先例の如くメモリーにおいて比較すれ
ばわかる通り大容量化、高スピード化が実現できる点で
絶大な効果がある。 図面の簡単な説明 第１図は従来の０ＭＯ３のインバータ、第２図はその構
造を示す。第３図は本発明による論理デバイスの構造例
を示す、第４図はその部分図、第５図は本発明の負荷特
性、第６図は本発明の他の例を示す。第７図、第８図は
本発明の素子を用いたメモリーのセルを示す。

Claims (2)

【特許請求の範囲】
1. （１）ソース・ドレイン、ゲートからなる金属−酸化物
   −半導体（ＭＯＳ）構造トランジスタにおいて、前記ド
   レインには空乏層の広がりを制御することにより電流値
   が変化する特性を所有する負荷を併合させるＭＯＳトラ
   ンジスタを含むことを特徴とする半導体集積回路。
2. （２）負荷の電流は負性抵抗特性であることを特徴とす
   る特許請求の範囲第（１）項記載の半導体集積回路。