JPS6252649A - メモリ素子用ハ−ドエラ−検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュタシステム等に於いて、メモリボ
ードに搭載して用いるメモリ素子のハードエラーを検出
するメモリ素子用ハードエラー検出装置に関するもので
ある。

〔従来の技術〕

第２図は、例えば米インテル社１９８４年版ＯＥＭシス
テム　ハンドブック（ＯＥ　Ｍ　５ｙｓｔｅｎＨａｎｄ
ｂｏｏｋ）　Ｐ　６−１〜Ｐ　６−２に記載された従来
のメモリ素子用ハードエラー検出装置を示すブロック図
であり、図において１は被検査用メモリ素子としてのデ
ータ記憶用メモリ素子、２はパリティチェックのための
パリティビットを記憶するパリティビット記憶用メモリ
素子、３はパリティチェッカー／ジェネレータであって
、メモリライト時においてはデータ記憶用としての被検
査メモリ素子１に接続されたデータバス４を流れる情報
を参照してパリティビットをジェネレートした後にパリ
ティビット書込線５を介してパリティビット記憶用メモ
リ素子２にパリティ情報を書き込み、メモリリード時に
おいてはデータバス４とパリティビット記憶用メモリ素
子２に接続されたパリティビット続出線６に流れる情報
を参照することによりパリティチェックを行なう。７は
パリティチェッカー／ジェネレータ３に於いて判断され
たパティチェックの結果を記憶するフリップフロップで
ある。

次に動作について説明する。被検査メモリ素子１へのデ
ータ書込時においては、データバス４を流れる書込デー
タが有効になった時にバリティチチェッカー／ジェネレ
ータ３がジェネレータとして機能し、データバス４の内
容に対して対になったパリティビットをパリティビット
書込線５に出力する。そして、メモリ素子１ヘデータを
書込むと同時にそのパリティビットをパリティピント記
憶用メモリ素子２へ書込む。

次に被検査メモリ素子１の読出動作時においては、被検
査メモリ素子１とパリティビット記憶用メモリ素子２を
同時に読出して、その出力をパリティチェッカとして機
能しているパリティチェッカ／ジェネレータ３へ供給す
ることにより、その出力の内容によって被検査メモリ素
子１に対するハードエラー発生の有無を判別し、その結
果をフリップフロップ７に記憶させる。

〔発明が解決しようとする問題点〕

従来のメモリ素子用ハードエラー検出装置は以上のよう
に構成されているので、メモリライト動作及びメモリリ
ード動作時に常にパリティビットのジェネレート及びパ
リティチェックを行っていることから、その時間分だけ
メモリサイクルが低速化する。また、被検査メモリ素子
以外にパリティビット専用のメモリ素子も付加しなけれ
ばならず、これに伴なって多量の素子を搭載した大容量
メモリボードにおいては、そのコストや実装スペースに
大きな影響を与え、さらにはパリティチェックである為
、エラー検出率が１７２シかない等の問題点があった。

この発明は上記にように問題点を解消するためになされ
たちのぞ、メモリサイクルを高速化できるとともにチェ
ック専用のメモリ素子を必要とせず、これに伴なって安
価で大容量のメモリボードを構成でき、かつチェック時
には全ビットのエラーを検出することができるメモリ素
子用ハードエラー検出装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るメモリ素子用ハードエラー検出装置は、
システム立上時及びシステムリスタート時のシステム自
体がリセット状態にある間番；動作して、全メモリ素子
を対称に２種類のデータパターン“１”と“０”の書込
、続出を行なって比較することにより、メモリ素子のハ
ードエラーを検出するものである。

〔作　用〕

この発明におけるメモリ素子用ハードエラー検出装置は
、パリティビットチェック用のメモリ素子を必要とせず
、また通常のメモリリードサイクル及びメモリライトサ
イクルには何も影響を与えずにハードエラーの検出が行
なえることから、メモリサイクルの高速化が実現できる
。

さらに副作用としてシステムスタート時のメモリオール
クリアも必然的に実行されることになり、これに伴なっ
て従来のソフトウェアによるメモリクリアの作業が不要
になる。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１１はデータ記憶用の被検査メモリ素子、
１２はカウンタとデコーダから成るコントロール１言号
ジェネレータ、１３はカウンタから成るアドレスジェネ
レータ、１４はコントロール信号ジェネレータ１２から
の指示によりオール“１ｍパターンのデータを出力する
“ｌ”パターンデータジェネレータ、１５はコントロー
ル信号ジェネレータ１２からの指示によりオール“０”
パターンデータを出力する“０”パターンデータジェネ
レータ、１６は“１”パターンデータジェネレータ１４
もしくは″０”パターンデータジェネレータ１５から出
力されるデータと被検査メモリ素子１１から読出された
データを比較するデータコンパレータ、１７はデータコ
ンパレータ１６に於いて被検査メモリ素子１１のハード
エラーが検出されるとそれをラッチするフリップフロッ
プ、１８はコントロール信号ジェネレータ１２から出力
させる被検査メモリ素子１１に対するメモリリードコマ
ンド・メモリライトコマンドを用いて被検査メモリ素子
１１をドライブするスリーステートバッファ、１９はコ
ントロール信号ジェネレータ１２から出力される被検査
メモリ素子１１に対するアドレス信号を用いて被検査メ
モリ素子１１をドライブするスリーステートバッファ、
２０はアドレスジェネレータ２０から出力される被検査
メモリ素子１１に対するオール′１″もしくはオール“
０”のデータを用いて被検査メモリ素子１１をドライブ
するスリーステートバッファ、２１はこの装置を動作さ
せる為のクロック信号をコントロール信号ジェネレータ
１２へ供給するクロック信号線である。尚、スリーステ
ートバッファ１８．１９．２０はシステムがリセット状
態にある時だけ動作し、システムが動作している時には
常にスリーステート状態にあるものとする。

この様に構成されたメモリ素子用ハードエラー検出装置
に於いて１、システム電源投入時及びシステムリスター
ト特等のシステム自体がリセット状態にある時のみ本装
置は動作する。まず被検査メモリ素子の応答速度と同じ
かまたはそれより低速の周波数を有するクロック信号線
ＣＬがクロック信号線２１を通ってコントロール信号ジ
ェネレータ１２に送り込まれると、このクロック信号に
応じて各種のコントロール信号がジェネレートされて各
部に供給される。まず、“１”パターンデータジェネレ
ータ１４が動作してオール“１”のデータを出力し、こ
れをスリーステートバッファ１９を通して被検査メモリ
素子１１に書込む。次のサイクルでは読出しを行い、“
１”パターンデータジェネレータ１４が出力しているデ
ータと被検査メモリ素子１１から出力されるデータをデ
ータコンパレータ１６に於いて比°較し、その結果をエ
ラー記憶用のフリップフロップ１７にラッチさせ、エラ
ーが発生すれば直ちに動作を中止するように図示しない
ＣＰＵに指令する。また、エラーが検出できなければ次
のサイクルへ進み、今度は“０”パターンデータジェネ
レータ１５を使って上記と同様のチェックを行う。そし
て、“１”パターンと″０″パターンの両方のパターン
に於けるライト・リードのコンベア動作が正常に終了し
たならば、次のクロックでアドレスジェネレータ１３内
のカウンタを１カウントさせることにより、アドレスを
インクリメントさせて再び“ｌ”パターンと″０″パタ
ーンのライト・リードのコンベア動作を行なわせる。こ
の様にして、アドレスジェネレータ１３が対称とする被
検査メモリ素子１１のアドレスをカウントし終えてカウ
ントアツプした時点で本装置の動作を終了することにな
り、システムリセット状態が解除されてシステム動作が
スタートするのを待つ。システムリセット状態が解除さ
れたならば、スリーステートバッファ１Ｂ、１９．２０
はフローティング状態に固定される。また、エラーが発
生した場合には、フリップフロップ１７がＬＥＤを点灯
させてかかるエラ−の発生を知らせるとともに、システ
ムＣＰＵへの割込指令を発生してエラーの発生を知らせ
る。

なお、上記実施例では被検査メモリ素子が１個の場合に
ついて示したが、本来この装置はメモリ素子の数が多け
れば多いほど能力を発揮するものであって、被検査メモ
リ素子が複数になる時はアドレスジェネレータ１３の出
力をデコードすれば良い。

また、このような回路をＬＳＩ化して１個のパンケージ
へ封じ込めば、利用価値の高いしかも安価で小スペース
のメモリ素子用ハードエラー検出装置が実現できること
になる。

〔発明の効果〕

以上のように、この発明によればシステムがリセット状
態にある時に、被検査メモリ素子に２種類のデータパタ
ーン“１”と“０”の書込、続出を行なって比較するこ
とによりハードエラーを検出するものであるために、通
常のメモリサイクルには何も影響を与えずに検査を行な
うことが出来るとともに、これに伴なってメモリサイク
ルの高速化も可能になる。またハードエラーチェック用
のメモリ素子が不要になることから、小スペース化及び
コストダウンが計れる。更にこの発明に於いては、シス
テムのスタート時にメモリのオールクリアが必然的に実
行されることから、これに伴なって従来必要としていた
ソウトウエアによるメモリクリア作業が不要になる等の
効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるメモリ素子用ハード
エラー検出装置を示すブロック図、第２図は従来メモリ
素子用ハードエラー検出装置を示すブロック図である。 Ｉｆは被検査メモリ素子、１２はコントロール信号ジェ
ネレータ、１３はアドレスジェネレータ、１４は″１″
パターンデータジェネレータ、１５は″０″パターンデ
ータジェネレータ、１６はデータコンパレータ、１７は
フリップフロップ、１Ｂ、１９．２０はスリーステート
バッファ。 第１図 １８．１９，２０　ニスリースチードパ・・ノファ第２
図 手続補正書（自発）

Claims (3)

【特許請求の範囲】
1. （１）クロックパルスに応じてコントロール信号を発生
   するコントロール信号ジェネレータと、前記コントロー
   ル信号ジェネレータの指示によりアドレスをインクリメ
   ントするアドレスカウンタと、前記コントロール信号ジ
   ェネレータの指示によりオール“１”パターンのデータ
   を出力する“１”パターンデータジェネレータと、前記
   コントロール信号ジェネレータの指示によりオール“０
   ”パターンのデータを出力する“０”パターンデータジ
   ェネレータと、前記コントロール信号ジェネレーの指示
   により、前記アドレスカウンタのアドレス指定位置に前
   記“１”パターンデータジェネレータの出力信号および
   “０”パターンデータジェネレータの出力信号を書き込
   んで読み出す被検査メモリ素子と、この被検査メモリ素
   子の読み出し出力と前記“１”パターンデータジェネレ
   ータまたは“０”パターンデータジェネレータの出力信
   号との不一致を検出するデータコンパレータと、このデ
   ータコンパレータの不一致検出出力をエラー信号として
   記憶するフリップフロップ回路とを備えたメモリ素子用
   ハードエラー検出装置。
2. （２）コントロール信号ジェネレータは被検査モリ素子
   の全域に“１”または“０”パターン信号を書き込んだ
   後に読み出して比較することによりエラーの判別を行な
   わせ、被検査メモリ素子の全域にハードエラーが存在し
   ない場合には前とは異なるパターン信号を被検査メモリ
   素子の全域に書き込んだ後に読み出して比較することに
   よりハードエラーの判別を行うように制御することを特
   徴とする特許請求の範囲第１項記載のメモリ素子用ハー
   ドエラー検出装置。
3. （３）前記被検査メモリ素子へのパターン信号の書き込
   みおよび読み出しは、被検査メモリ素子を使用するシス
   テムのリセット時に行なうことを特徴とする特許請求の
   範囲第１項記載のメモリ素子用ハードエラー検出装置。