JPS6253072A - 面積階調生成回路 - Google Patents
面積階調生成回路Info
- Publication number
- JPS6253072A JPS6253072A JP60193541A JP19354185A JPS6253072A JP S6253072 A JPS6253072 A JP S6253072A JP 60193541 A JP60193541 A JP 60193541A JP 19354185 A JP19354185 A JP 19354185A JP S6253072 A JPS6253072 A JP S6253072A
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- JP
- Japan
- Prior art keywords
- dot pattern
- dot
- signal
- memory
- area gradation
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は液晶、プラズマ・ディスプレイ、プリンタ等の
本来２値表示しかできない表示（記録）装置に疑似中間
調を与えるための面積階調生成回路に関するものである
。
本来２値表示しかできない表示（記録）装置に疑似中間
調を与えるための面積階調生成回路に関するものである
。
従来の技術
従来の面積階調生成回路では、第２図δ、またはｂに示
すような輝度ないし、濃度に対応するドツトパターンを
用いて面積的に疑似中間調を与えることがよく行われる
。第２図において、マトリクス中の各番号はドツトの配
置順序を示し、入力のディジタル画像信号のレベルに応
じて次の規則によシドットのオン／オフを決定する。
すような輝度ないし、濃度に対応するドツトパターンを
用いて面積的に疑似中間調を与えることがよく行われる
。第２図において、マトリクス中の各番号はドツトの配
置順序を示し、入力のディジタル画像信号のレベルに応
じて次の規則によシドットのオン／オフを決定する。
入力ディジタル画像信号のレベルを２（第２図の例では
２は０から１６までの１７段階のレベルを取シ得る）と
したとき、輝度表示装置の場合は２以上の番号に相当す
るドツトはオンとし、それ以外はオフとする０濃度記録
装置の場合は２以上の番号に相当するドツトはオフとし
、それ以外はオンとする。
２は０から１６までの１７段階のレベルを取シ得る）と
したとき、輝度表示装置の場合は２以上の番号に相当す
るドツトはオンとし、それ以外はオフとする０濃度記録
装置の場合は２以上の番号に相当するドツトはオフとし
、それ以外はオンとする。
このようなｎＸｚｔのドツトパターンを用いてＯからｎ
２までのｎ２＋１段階の面積階調を生成するために、従
来は例えば第３図に示すように、テレビカメラなどの映
像信号発生部１により得られたアナログ映像信号１１ｔ
−Ａ／Ｄ変換部２を使ってディジタル画像信号１２に変
換を行った後に書込み信号８によシ前記ディジタル画像
信号１２はフレームメモリ３に取シ込まれ、読出し信号
９により読み出されたディジタル画像信号１３ｔ−アド
レス信号としてドツトパターンメモリ４を読み出°し、
その内容１４をラッチ／シフタ６にラッチし、さらにシ
フトパルス１０によりパラレル◆シリアル変換後、ドツ
トパルス列１６として表示部６に送られ、表示部６のド
ツトのオン／オフの制御を行っていた。
２までのｎ２＋１段階の面積階調を生成するために、従
来は例えば第３図に示すように、テレビカメラなどの映
像信号発生部１により得られたアナログ映像信号１１ｔ
−Ａ／Ｄ変換部２を使ってディジタル画像信号１２に変
換を行った後に書込み信号８によシ前記ディジタル画像
信号１２はフレームメモリ３に取シ込まれ、読出し信号
９により読み出されたディジタル画像信号１３ｔ−アド
レス信号としてドツトパターンメモリ４を読み出°し、
その内容１４をラッチ／シフタ６にラッチし、さらにシ
フトパルス１０によりパラレル◆シリアル変換後、ドツ
トパルス列１６として表示部６に送られ、表示部６のド
ツトのオン／オフの制御を行っていた。
発明が解決しようとする問題点
ドツトパターンによる面積階調生成は、ドツトパターン
の構成法によυ階調再現と見かけの解像度特性が左右さ
れる。一般にドツト分散型構成法は解像度特性にすぐれ
、ドツト集中型構成法は階調再現特性にすぐれることが
知られている。従来の回路では、前記の解像度特性と階
調再現特性のいずれかを重視して利用することが多い０
しかしながら、解像度重視の場合、階調がなめらかに変
化している部分に偽輪郭が目立ち、階調再現重視の場合
、有用な輪郭線がぼけるといった欠点があった。
の構成法によυ階調再現と見かけの解像度特性が左右さ
れる。一般にドツト分散型構成法は解像度特性にすぐれ
、ドツト集中型構成法は階調再現特性にすぐれることが
知られている。従来の回路では、前記の解像度特性と階
調再現特性のいずれかを重視して利用することが多い０
しかしながら、解像度重視の場合、階調がなめらかに変
化している部分に偽輪郭が目立ち、階調再現重視の場合
、有用な輪郭線がぼけるといった欠点があった。
本発明はかかる点に鑑みてなされたもので、階調が々め
らかに変化する部分ではドツト集中型により階調再現特
性を活かし、輪郭部ではドツト分散型によシ解像度特性
を活かすことが可能な面積階調回路を提供する仁とを目
的としている。
らかに変化する部分ではドツト集中型により階調再現特
性を活かし、輪郭部ではドツト分散型によシ解像度特性
を活かすことが可能な面積階調回路を提供する仁とを目
的としている。
問題点を解決するための手段
本発明は上記問題点を解決するため、ドツト分散型とド
ツト集中型のドツトパターンメモリを２つ具備し、いず
れのドツトパターンメモリを使用すべきかを選択制御す
るための回路を設け、ディジタル画像の各画素ごとに最
適のドツトパターンを得るものである。
ツト集中型のドツトパターンメモリを２つ具備し、いず
れのドツトパターンメモリを使用すべきかを選択制御す
るための回路を設け、ディジタル画像の各画素ごとに最
適のドツトパターンを得るものである。
作 用
本発明は上記した構成において、ドツトパターン選択制
御部は、各画素ＺＫついて、画素２をと＃）まく８個の
近傍を画素Ｚ、、１＝＝１〜８考慮して、下式の演算を
行う。
御部は、各画素ＺＫついて、画素２をと＃）まく８個の
近傍を画素Ｚ、、１＝＝１〜８考慮して、下式の演算を
行う。
これは、２次の差分演算（ラプラシアン演算）を示し、
階調の変化の大きな部分、すなわち輪郭部で大きな値を
取る。したがって、ある閾値ｔを定めておき、Ｚ’）ｔ
のときけ、画素２は輪郭部に含まれるものとじ−ドツト
分散型ドツトパターンを用い、逆にｚ’＜ｔのときは画
素２は階調変化が一様、ないしなめらかな部分に含まれ
るものとしてドツト集中型パターンを用いることにする
と、輪郭部ではドツト分散型ドツトパターンの解像度特
性の優位性が働らき、階調変化が一様、ないしなめらか
な部分ではドツト集中型ドツトパターンの階調再現特性
の優位性が働らいて高画質の疑似中間調画像が得られる
。
階調の変化の大きな部分、すなわち輪郭部で大きな値を
取る。したがって、ある閾値ｔを定めておき、Ｚ’）ｔ
のときけ、画素２は輪郭部に含まれるものとじ−ドツト
分散型ドツトパターンを用い、逆にｚ’＜ｔのときは画
素２は階調変化が一様、ないしなめらかな部分に含まれ
るものとしてドツト集中型パターンを用いることにする
と、輪郭部ではドツト分散型ドツトパターンの解像度特
性の優位性が働らき、階調変化が一様、ないしなめらか
な部分ではドツト集中型ドツトパターンの階調再現特性
の優位性が働らいて高画質の疑似中間調画像が得られる
。
実施例
第１図は本発明の面積階調生成回路の一実施例を示すブ
ロック図である。第１図において、１は映像信号発生部
、２はＡ／Ｄ変換部であって、アナログ映像信号１３を
ディジタル画像信号１４に変換する。３Ｆｉ７レームメ
モリであって、メモリ書込み信号９によってディジタル
画像信号１４を取り込みディジタル画像の格納を行う。
ロック図である。第１図において、１は映像信号発生部
、２はＡ／Ｄ変換部であって、アナログ映像信号１３を
ディジタル画像信号１４に変換する。３Ｆｉ７レームメ
モリであって、メモリ書込み信号９によってディジタル
画像信号１４を取り込みディジタル画像の格納を行う。
７はドツトパターン選択制御部であって、メモリ読出し
信号Ａ１０により読み出されたディジタル画像データ１
５をバッファ記憶して、前述（１）式の差分演算を行い
、その結果を閾値と比較して、ドツトパターン選択信号
２１のオン／オフを定める。１６はドツト・パターン選
択部７のパフファ出力であって、ディジタル画像データ
１６と同じ意味を持つ。
信号Ａ１０により読み出されたディジタル画像データ１
５をバッファ記憶して、前述（１）式の差分演算を行い
、その結果を閾値と比較して、ドツトパターン選択信号
２１のオン／オフを定める。１６はドツト・パターン選
択部７のパフファ出力であって、ディジタル画像データ
１６と同じ意味を持つ。
４１はドツトパターンメモリＡ、４２はドツトパターン
メモリＢであって、例えばドツトパターンメモリＡ４１
は、第２ａで示されるようなドツト分散型を示し、ドツ
トパターンメモリＢ４２は、第２図すで示されるような
ドツト集中型を示すものとできる。ディジタル画像デー
タ１６は、ドツトパターンメモリＡ４１、およびドツト
パターンメモリＢ４２のアドレスとして働らき、読出し
信号Ｂ１１によって、ドツトパターンデータ１７゜１８
としてそれぞれ出力される。８はマルチプレフサであっ
て、ドツトパターン選択信号２１が現画素が輪郭部に含
まれるとした場合は、ドツトパターンデータ１７を、含
まれないとした場合はドツトパターンデータ１８をデー
タ線１９を経てラッチ／シフタ６へ送るためのスイッチ
として機能する。ラッチ／シフタ５に取り込まれたドツ
トパターンデータはシフトパルス１２によりパラレル・
シリアル変換が行われ、シリアル・ド−１）パターンデ
ータ２ｏとして出力される。ｅは表示部であって、シリ
アル・ドツトパターンデータ２０Ｋ。
メモリＢであって、例えばドツトパターンメモリＡ４１
は、第２ａで示されるようなドツト分散型を示し、ドツ
トパターンメモリＢ４２は、第２図すで示されるような
ドツト集中型を示すものとできる。ディジタル画像デー
タ１６は、ドツトパターンメモリＡ４１、およびドツト
パターンメモリＢ４２のアドレスとして働らき、読出し
信号Ｂ１１によって、ドツトパターンデータ１７゜１８
としてそれぞれ出力される。８はマルチプレフサであっ
て、ドツトパターン選択信号２１が現画素が輪郭部に含
まれるとした場合は、ドツトパターンデータ１７を、含
まれないとした場合はドツトパターンデータ１８をデー
タ線１９を経てラッチ／シフタ６へ送るためのスイッチ
として機能する。ラッチ／シフタ５に取り込まれたドツ
トパターンデータはシフトパルス１２によりパラレル・
シリアル変換が行われ、シリアル・ド−１）パターンデ
ータ２ｏとして出力される。ｅは表示部であって、シリ
アル・ドツトパターンデータ２０Ｋ。
対応して表示ドツトのオン／オフを制御する。
発明の効果
以上述べてきたように、本発明によれば、画素が画像の
中で置かれている状況に応じて最適なド・ント・パター
ンを生成することができ、高画質の面積階調生成法とし
てきわめて有用である。
中で置かれている状況に応じて最適なド・ント・パター
ンを生成することができ、高画質の面積階調生成法とし
てきわめて有用である。
第１図は本発明の一実施例における面積階調生成回路を
示すプロツク図、第２図ａ、ｂは面積階調生成に使用さ
れるドツトパターン例を示す説明図、第３図は従来の面
積階調生成回路のブロック図である。 １・・・・・・映像信号発生部、２・・・・・・Ａ／Ｄ
変換部。 ３・・・・・・フレームメモリ、４１．４２・・・・・
・ドツトパターンメモリ、６・・・・・・ラッチ／シフ
タ、６・・・・・・表示部、７・・・−・・ドツトパタ
ーン選択制御部、８・・・・・・マルチプレクサ、９・
・・・・・書込み信号線、１０．１１・・・・・・読出
し信号線、１２・・・・・・シフトパルス、１３・・・
・・・アナログ映像信号線、１４・・・・・・ディジタ
ル画像信号線、１５．１６・・・・・・画素データ線、
１７゜１８．１９・・・・・・ドツトパターン信号線、
２０・・・・・・シリアル・ドツトパターン信号線、２
１・・・・・・ドツトパターン選択信号線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 （傳 ドツト方１（！ （し２ ドツト某中型、
示すプロツク図、第２図ａ、ｂは面積階調生成に使用さ
れるドツトパターン例を示す説明図、第３図は従来の面
積階調生成回路のブロック図である。 １・・・・・・映像信号発生部、２・・・・・・Ａ／Ｄ
変換部。 ３・・・・・・フレームメモリ、４１．４２・・・・・
・ドツトパターンメモリ、６・・・・・・ラッチ／シフ
タ、６・・・・・・表示部、７・・・−・・ドツトパタ
ーン選択制御部、８・・・・・・マルチプレクサ、９・
・・・・・書込み信号線、１０．１１・・・・・・読出
し信号線、１２・・・・・・シフトパルス、１３・・・
・・・アナログ映像信号線、１４・・・・・・ディジタ
ル画像信号線、１５．１６・・・・・・画素データ線、
１７゜１８．１９・・・・・・ドツトパターン信号線、
２０・・・・・・シリアル・ドツトパターン信号線、２
１・・・・・・ドツトパターン選択信号線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 （傳 ドツト方１（！ （し２ ドツト某中型、
Claims (1)
- アナログ映像信号発生部と、アナログ映像信号をディジ
タル画像信号に変換するＡ／Ｄ変換部と、ディジタル画
像を記憶するフレームメモリと、面積階調パターンを与
える２つのドットパターンメモリと、前記２つのドット
パターンメモリの選択を行うドットパターン選択制御部
、およびマルチプレクサと、前記ドットパターンメモリ
より読み出されたドットパターンをラッチし、パラレル
・シリアル変換するためのラッチ／シフタと、ドットの
２値情報を表示するための表示部を備えた面積階調生成
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193541A JPS6253072A (ja) | 1985-09-02 | 1985-09-02 | 面積階調生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193541A JPS6253072A (ja) | 1985-09-02 | 1985-09-02 | 面積階調生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6253072A true JPS6253072A (ja) | 1987-03-07 |
Family
ID=16309785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60193541A Pending JPS6253072A (ja) | 1985-09-02 | 1985-09-02 | 面積階調生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6253072A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0352383A (ja) * | 1989-07-20 | 1991-03-06 | Fujitsu Ltd | 画像二値化方式 |
-
1985
- 1985-09-02 JP JP60193541A patent/JPS6253072A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0352383A (ja) * | 1989-07-20 | 1991-03-06 | Fujitsu Ltd | 画像二値化方式 |
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