JPS6255182B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、チヤネル制御方式において、コマン
ド・チエインの高速な処理に関する。

〔発明の背景〕

チヤネル制御装置におけるコマンド・チエイン
処理では、現在実行しているコマンドのデータ転
送が入出力装置およびメモリ装置との間で完全に
終了した後、次のコマンドにチエインする。

ここで、実行中のコマンドがREAD系コマンド
の場合、チヤネル装置は入出力装置から送られ、
チヤネルバツフア内に格納されたデータの一定量
（４バイト）毎にチヤネル制御装置を通してメモ
リリクエストを発生して上記一定量のメモリへの
書き込みを行なう。このとき最後にチヤネルバツ
フアに格納された端数のデータに対してはメモリ
リクエストは一定数に対しないことで直ぐにはメ
モリリクエストは出されず、入出力装置からのデ
ータ転送終了報告をきつかけに、このチヤネル・
バツフア内に残つている端数データ（メモリ・リ
クエスト単位数に達しなかつたデータ）のメモ
リ・リクエストを発生する。

従来のチヤネル装置では、前記メモリストア・
リクエストの終了を待つて、つまりメモリ・エラ
ーの有無の確定を待つてから、チヤネル制御装置
に終了割り込みを起こす。

しかし、メモリのアクセス・タイムが遅いシス
テムにおいては、メモリ・リクエストを出してか
らメモリ・エラーの確定が遅く、この間チヤネル
制御装置への終了割り込みは待たされることにな
るため、コマンド・オーバランの確立が著しく増
加する。

ここで、メモリ終了（メモリから読み書き動作
の終了を示す信号の受信）を待つてからチヤネル
制御装置への終了割込みを起こす理由は、コマン
ド・チエイン判定あるいは、中央処理装置への報
告において、前記メモリ・エラー情報が必要不可
欠なためである。

〔発明の目的〕

この発明の目的は、メモリのアクセス・タイム
が遅くとも、高速にコマンド・チエインをするデ
ータ処理装置を提供することにある。

〔発明の概要〕

この発明は、チヤネル装置が入出力装置からの
データ転送終了報告を受けたとき、最後のメモ
リ・リクエストを出し、その後、その終了を待た
ずにチヤネル制御装置にデータ転送終了割り込み
を起こし、メモリ・エラーの参照は後で行うこと
を特徴とする。

一般に、チヤネル制御装置がデータ転送の終了
割り込みを受けてから、コマンド・チエインの判
定を行うまでに、割り込み要因の判定や種々の状
態バイトの読み込みおよび設定を行わねばならな
い。従つて、メモリエラーの参照はこれらの処理
の終了後に行われるのであつて、この間の時間が
メモリ・アクセス・タイムに較べ、大きいなら
ば、メモリ終了を待つことなく割込みを起こして
も該メモリ終了はメモリ・エラーの参照に間に合
うので処理は矛盾なく実行される。

〔発明の実施例〕

以下、図面を用いて本発明を詳細に説明する。

第１図は、計算機システムにおけるデータの流
れを簡単に示したものである。

READ系処理において、データは、入出力装置
（０からチヤネル装置３０およびチヤネル制御装
置４０を経由して、主記憶装置５０に送られる。
ここで、チヤネル装置３０とチヤネル制御装置４
０とを総称して入出力処理装置２０と呼ぶ。

一方、WRITE系処理において、データは、主
記憶装置５０、チヤネル制御装置４０、チヤネル
装置３０の順に経由され入出力装置１０に送られ
る。

第２図は、チヤネル装置３０のデータ構造を簡
単に示したものである。

READ系コマンドの実行において、入出力装置
１０から送られて来たデータは、BUSINレジス
タ６０（BIR）に一旦ラツチされ、その後チヤネ
ルバツフアストレージ（Channel Buffer
Storage：以下CBS）７０に、１バイトずつ蓄え
られる。本例では、CBS７０は４バイト×ｎ段の
バツフアである。メモリリクエストはCBS７０の
４バイトについて１回出され、CBS７０内に蓄え
られたデータは４バイト単位に、チヤネル制御装
置４０を経由して主記憶装置５０に送出される。

尚、図の斜線部分はBEADデータを示してい
る。本例では、CBS７０に６バイトのデータが残
つているため、０段目の４バイトについてはメモ
リ・リクエストが出るが、１段目の２バイトにつ
いては、メモリ・リクエスト単位（４バイト）に
達していないのでメモリ・リクエストは、入出力
装置１０からのデータ転送終了報告が来るまで出
ない。

第３図は、チヤネル装置、チヤネル制御装置お
よび主記憶装置間の制御的なつながりを示したも
のである。図中、点線内が本発明を実現するため
に付加されたハードウエアである。

図中信号MREQは、メモリ・リクエスト、
MENDはメモリ終了（メモリの読書きの動作終
了）、MERRはメモリ・エラーを示し、それぞれ
チヤネル制御装置４０のメモリ・インタフエース
制御部１１０と主記憶装置５０との間のインタフ
エース信号である。メモリ・インタフエース制御
部１１０は、CHCマイクロプログラム制御部１
２０からのDREQ（デーダ・リクエスト）および
チヤネル装置３０からのDREQ（データ・リクエ
スト）を受け付け、順番に主記憶装置５０にメモ
リ・リクエストを出すとともに、主記憶装置５０
から送られて来るMEND、MERR信号をDEND
（データ・エンド）、DERR（データ・エラー）信
号にタイミング変換して返す。

チヤネル装置３０内のデータ転送制御部１３０
は、入出力装置とのデータ転送を制御すると同時
にメモリとのデータ転送を制御する。従つてCBS
７０の管理、およびDREQの制御もデータ転送制
御部が行う。

チヤネル装置３０において、データ転送制御を
除くすべての制御を、CHマイクロ・プログラム
制御部１４０が行つている。例えば、入出力装置
からの終了報告の検出や、これにともなうデバイ
ス状態バイトの取込み、チヤネル制御装置への割
込みなどは、CHマイクロ・プログラム制御部１
４０が行う。

次に、本発明を実現するために付加されたハー
ドウエア（点線内）について説明する。

信号DREQはデータ・リクエスト、TRSCLR
は、データ転送に先立つて出されるクリア信号で
ある。

信号EMPTYは、CBS７０内の残バイト・カウ
ントが０になつたことを示す信号で、メモリ・リ
クエスト要因が無くなつたことを意味する。これ
らの信号は、データ転送制御部１３０から供給さ
れる。信号Ｔは、タイミングである。

今まで説明した信号は、本発明のために新規に
作成された信号ではなく、データ転送のためには
必要なものである。例えば、EMPTYは、DREQ
を制御するために必要であり、TRSCLRは、デ
ータ転送系ハードウエアの初期化に必要である。

データ転送開始前に、信号TRSCLRが“１”
となるため、NANDゲート１０３の出力はタイミ
ングＴに同期して“０”となり、フリツプ・フロ
ツプ１５０（MCK）とフリツプ・フロツプ１５
１（PGED）はデータ転送開始時、リセツト状態
にある。

データ転送が開始されると、４バイト単位にデ
ータ・リクエスト（DREQ）が出、これに対応し
てデータ・エンド（DEND）が返る。

フリツプ・フロツプ１５１（PGED）は、信号
DREQによつてリセツトされ、信号DENDと
EMPTYとのANDがとれた時セツトされる。それ
故PGED１５１は、メモリとの間のデータ転送が
完全に終了したことを示している。

フリツプ・フロツプ１５０（MCK）は、信号
DENDと共に信号DERRが“１”になつたとき、
すなわちメモリ・エラーのときセツトされ転送終
了時までこれを保持する。

フリツプ・フロツプ１５０（MCK）の出力は
チヤネル状態バイトとしてCHCマイクロ・プロ
グラム制御部１２０に送られる。

フリツプ・フロツプ１５１（PGED）の出力も
CHCマイクロ・プログラム制御部１２０に送ら
れ、チヤネル制御装置のマイクロ・プログラムに
より判定される。

第４図は、データ転送終了時のチヤネルおよび
チヤネル制御装置のマイクロ・プログラムの制御
フローを示したものである。

チヤネル装置が、入出力装置からのデータ転送
終了報告を受けると、データ転送制御部１３０に
対してPURGE指示を出す。これを受けたデータ
転送制御部１３０は、CBS７０内に残つている端
数データをメモリに送出すべくDREQをメモリ・
インタフエース制御部１１０に送る。メモリ・イ
ンタフエース制御部１１０は、主記憶装置５０に
対して信号MREQを出す。一方、CHマイクロ・
プログラムは、PURGE指示に続いてチヤネル制
御装置への割込信号CHINTを“１”にする。そ
の後、CHマイクロ・プログラムは、チヤネル制
御装置からの指示待ち状態になる。

割り込みを受け付けた、チヤネル制御装置のマ
イクロ・プログラムは割込要因を判別した後、コ
マンド・チエイン判定の準備、すなわちチヤネル
状態、デバイス状態、サブチヤネル状態などを参
照を行なう。しかる後チヤネル装置から送られる
PGED信号を判定し、“０”であれば“１”にな
るまでそこでループする。“１”であればMCKビ
ツトを読込み、コマンド・チエインするか否かを
判定し、判定に従つたμｐ指示をチヤネル装置に
送る。

次に、READ系コマンドのデータ転送終了時の
各部の動作を時間軸にそつて説明する。

第５図において、区間Ａ○はデータ転送中を示し
ている。この区間においてチヤネル装置は、入出
力装置からのSRVIN信号に対してSRVOUT信号
で応答しつつREADデータを１バイトずつCBS７
０に蓄え、４バイト単位に、メモリ・インタフエ
ース制御部１１０にデータ・リクエストを出す。
第５図では、DREQ２００を送出した後、２バイ
トのデータを受信したことを示している。この２
バイトのデータは、データ・リクエスト単位４バ
イトに満たないため、データ・リクエストを出す
ことが出来ず、結局入出力装置からの終了報告２
０２をきつかけに、最後のDREQ２０３が送出さ
れる。これに伴ない、フリツプ・フロツプ１５１
（PGED）は、リセツトされ、信号EMPTYは
“１”となる。

その後、データーエンド（DEND）を待たずに
チヤネル制御装置への割込み（CHINT）２０４
が出る。

この後の各ユニツトの処理は、メモリ・エラー
の有無により異なる。第６図にメモリ・エラー無
の場合を、第７図にメモリ・エラー有の場合を示
す。

メモリ・エラー無の場合、最後のDREQ２０３
の応答として、DEND２０５が返り、この時
EMPTY＝“１”であるため、フリツプ・フロツ
プ１５１（PGED）はセツトされる。

一方、終了割り込みを受け付けたチヤネル制御
装置は、割り込み要因の判定やデバイス状態バイ
トの読み込みおよび、設定などを行つた後、
PGEDの判定を行う。判定が成立するとMCKビ
ツトを読み込み、チヤネル状態バイトやデバイス
状態バイト、フラグなど、その他の情報を考慮し
てコマンド・チエイン可能かどうか判定する。コ
マンド・チエイン可能なとき、チヤネル制御装置
は、チヤネル装置にコマンド・チエイン指示２０
７を出す。その後、チヤネル装置は入出力装置と
の間でコマンド・チエインの起動シーケンスを開
始する。

DREQ、MREQがただちに受付けられず待たさ
れた場合、ここで、MENDは遅れ、DENDも遅
れ、従つてPGED＝１も遅れる。もしPGEDの判
定が不成立のときはそこでループし、判定成立、
すなわちメモリ・エラーの確定までMCKビツト
の読込みは行われない。

以上の説明で分かる様に、コマンド・チエイン
時間は、最後のDREQ２０３からDEND２０５が
返るまでの時間だけ短縮されたことになり、メモ
リ・アクセス・タイムの遅いシステムほど、その
効果は大きい。

一方、メモリ・エラー有の場合、最後のDREQ
２０３の応答としてDEND、DERR２１０が返
り、フリツプ・フロツプ１５１（PGED）がセツ
トされると同時に、フリツプ・フロツプ１５０
（MCK）がセツトされる。ここで、メモリ・エラ
ーは、もつと以前に起きていても、MCK１５０
に保持されているためかまわない。

チヤネル制御装置によるPGEDの判定成立後、
MCK＝“１”が読み込まれるため、コマンド・チ
エイン指示は出ず、終結指示２１２が出される。
このためチヤネル装置と入出力装置との結合は断
たれる。

〔発明の効果〕

本発明によれば、READ系コマンドの実行によ
るデータ転送時、入出力装置からのデータ転送終
了報告によつて発生するメモリ要求に対するメモ
リ終了を待つことなく、チヤネル制御装置に対す
るデータ転送終了割り込みをするので、メモリ・
アクセス・タイムの遅いシステムでもコマンド・
チエインを高速に実行することができる。

【図面の簡単な説明】

第１図は計算機システムにおけるデータの流れ
を示した図、第２図はチヤネル装置のデータ転送
を示す図、第３図は本発明の一実施例を示す図、
第４図はチヤネル装置及びチヤネル制御装置の制
御部の処理フローチヤート、第５図、第６図及び
第７図はREAD系コマンドのデータ転送終了時の
各ユニツトの動作を示した図である。 １０…入出力装置、３０…チヤネル装置、４０
…チヤネル制御装置、５０…主記憶装置、７０…
Channel Buffer Storage、１５０…フリツプ・
フロツプ MCK、１５１…フリツプ・フロツプ
PGED、１６０…チヤネル制御装置の判定回
路。

Claims (1)

【特許請求の範囲】
1. １ 入出力装置と主記憶装置との間でチヤネル装
   置とチヤネル制御装置とを介してデータ転送が行
   なわれるデータ処理装置において、前記チヤネル
   装置は前記入出力装置から転送データを受け、こ
   れを順次前記チヤネル制御装置を通して前記主記
   憶装置へ転送する手段と、前記入出力装置から転
   送終了報告を受けて前記主記憶装置へメモリリク
   エストを出し、その処理の終了を待たずに前記チ
   ヤネル制御装置に対してデータ転送終了割込を行
   なう手段とを有することを特徴とするデータ処理
   装置。