JPS6255728B2 - - Google Patents
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- JPS6255728B2 JPS6255728B2 JP9265481A JP9265481A JPS6255728B2 JP S6255728 B2 JPS6255728 B2 JP S6255728B2 JP 9265481 A JP9265481 A JP 9265481A JP 9265481 A JP9265481 A JP 9265481A JP S6255728 B2 JPS6255728 B2 JP S6255728B2
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- Japan
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- current
- switch
- input line
- current path
- reset signal
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/38—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of superconductive devices
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はジヨセフソン接合素子を含んで構成さ
れた超伝導フリツプフロツプ回路の改良に関す
る。
れた超伝導フリツプフロツプ回路の改良に関す
る。
斯種超伝導フリツプフロツプ回路として従来、
第１図に示す如き、ジヨセフソン接合素子Ｘ１を
含み且入力線Ａ１を有し、入力線Ａ１にリセツト
用信号電流路MRを介して与えられるリセツト用
信号電流ＩRに基き動作するスイツチＳ１を、そ
のジヨセフソン接合素子Ｘ１をして介挿せる電流
路Ｍ１と、ジヨセフソン接合素子Ｘ２を含み且入
力線Ａ２を有し、入力線Ａ２にセツト用信号電流
路MSを介して与えられるセツト用信号電流ＩSに
基き動作するスイツチＳ２を、そのジヨセフソン
接合素子Ｘ２をして介挿せる電流路Ｍ２との並列
回路Ｕが、電流制限用抵抗Ｒ１を介して直流バイ
アス電源Ｅに接続され、この場合電流路Ｍ２にイ
ンダクタンスL2を有するインダクタＢ２が、電
流路Ｍ１にインダクタＢ２のインダクタンスL2
に比し大なるインダクタンスL1を有するインダ
クタＢ１が介挿され、又直流バイアス電源Ｅと直
列に電源スイツチＷが介挿されてなる構成のもの
が提案されている。
第１図に示す如き、ジヨセフソン接合素子Ｘ１を
含み且入力線Ａ１を有し、入力線Ａ１にリセツト
用信号電流路MRを介して与えられるリセツト用
信号電流ＩRに基き動作するスイツチＳ１を、そ
のジヨセフソン接合素子Ｘ１をして介挿せる電流
路Ｍ１と、ジヨセフソン接合素子Ｘ２を含み且入
力線Ａ２を有し、入力線Ａ２にセツト用信号電流
路MSを介して与えられるセツト用信号電流ＩSに
基き動作するスイツチＳ２を、そのジヨセフソン
接合素子Ｘ２をして介挿せる電流路Ｍ２との並列
回路Ｕが、電流制限用抵抗Ｒ１を介して直流バイ
アス電源Ｅに接続され、この場合電流路Ｍ２にイ
ンダクタンスL2を有するインダクタＢ２が、電
流路Ｍ１にインダクタＢ２のインダクタンスL2
に比し大なるインダクタンスL1を有するインダ
クタＢ１が介挿され、又直流バイアス電源Ｅと直
列に電源スイツチＷが介挿されてなる構成のもの
が提案されている。
所で斯る構成を有する超伝導フリツプフロツプ
回路は、電源スイツチＷがオフであり従つて直流
バイアス電源Ｅが投入されていない場合、ジヨセ
フソン接合素子Ｘ１及びＸ２が超伝導状態（零電
圧状態）にあり従つてスイツチＳ１及びＳ２が共
にオンしているものであるが、直流バイアス電源
Ｅより並列回路Ｕに何等直流バイアス電流が供給
されないので、スイツチＳ１及びＳ２が、それ等
の入力線Ａ１及びＡ２に夫々リセツト用信号電流
路MR及びセツト用信号電流路MSを介してリセ
ツト用信号電流IR及びセツト用信号電流ISが供
給されても、作動せず、従つて不作動状態にある
ものである。
回路は、電源スイツチＷがオフであり従つて直流
バイアス電源Ｅが投入されていない場合、ジヨセ
フソン接合素子Ｘ１及びＸ２が超伝導状態（零電
圧状態）にあり従つてスイツチＳ１及びＳ２が共
にオンしているものであるが、直流バイアス電源
Ｅより並列回路Ｕに何等直流バイアス電流が供給
されないので、スイツチＳ１及びＳ２が、それ等
の入力線Ａ１及びＡ２に夫々リセツト用信号電流
路MR及びセツト用信号電流路MSを介してリセ
ツト用信号電流IR及びセツト用信号電流ISが供
給されても、作動せず、従つて不作動状態にある
ものである。
然し乍ら不作動状態より、電源スイツチＷをオ
ンにして直流バイアス電源Ｅを投入せしめれば、
その直流バイアス電源Ｅより電流制限用抵抗Ｒ１
を介して並列回路Ｕに直流バイアス電流ＩBが供
給され、そして電流路Ｍ１及びＭ２に、直流バイ
アス電流ＩBがインダクタＢ１のインダクタンス
L1とインダクタＢ２のインダクタンスL2との比
に逆比例した分流比を以つて電流I10及びI20とし
て流れ、これにより初期リセツト状態が得られて
フリツプフロツプ回路としての動作の得られる状
態になるものである。
ンにして直流バイアス電源Ｅを投入せしめれば、
その直流バイアス電源Ｅより電流制限用抵抗Ｒ１
を介して並列回路Ｕに直流バイアス電流ＩBが供
給され、そして電流路Ｍ１及びＭ２に、直流バイ
アス電流ＩBがインダクタＢ１のインダクタンス
L1とインダクタＢ２のインダクタンスL2との比
に逆比例した分流比を以つて電流I10及びI20とし
て流れ、これにより初期リセツト状態が得られて
フリツプフロツプ回路としての動作の得られる状
態になるものである。
又斯る初期リセツト状態が得られてフリツプフ
ロツプ回路としての動作の得られる状態になつて
後は、既に初期リセツト状態が得られているの
で、先づスイツチＳ２の入力線Ａ２にセツト用信
号電流路MSを介してセツト用信号電流ＩSを供給
されることを条件として、スイツチＳ１の入力線
Ａ１及びスイツチＳ２の入力線Ａ２に夫々リセツ
ト用信号電流路MR及びセツト用信号電流路MS
を介してリセツト用信号電流ＩR及びセツト用信
号電流ＩSが供給されれば、次に述べる様にフリ
ツプフロツプとしての動作が得られるものであ
る。
ロツプ回路としての動作の得られる状態になつて
後は、既に初期リセツト状態が得られているの
で、先づスイツチＳ２の入力線Ａ２にセツト用信
号電流路MSを介してセツト用信号電流ＩSを供給
されることを条件として、スイツチＳ１の入力線
Ａ１及びスイツチＳ２の入力線Ａ２に夫々リセツ
ト用信号電流路MR及びセツト用信号電流路MS
を介してリセツト用信号電流ＩR及びセツト用信
号電流ＩSが供給されれば、次に述べる様にフリ
ツプフロツプとしての動作が得られるものであ
る。
即ち上述せる初期リセツト状態が得られて後、
先づスイツチＳ２の入力線Ａ２にセツト用信号電
流路MSを介してセツト用電流ＩSが供給されれ
ば、ジヨセフソン接合素子Ｘ２が一時的に有電圧
状態になり従つてスイツチＳ２が一時的にオフ状
態になり、これにより電流路Ｍ２は直流バイアス
電流ＩBが実質的に流れないも、電流路Ｍ１に直
流バイアス電流ＩBの全てが電流Ｉ1Sとして流れ
るというセツト状態が得られ、そしてそのセツト
状態がセツト用信号電流ＩSがなくなつても爾后
継続し、又斯るセツト状態が得られて後、スイツ
チＳ１の入力線Ａ１にリセツト用信号電流路MR
を介してリセツト用電流ＩRが供給されれば、ジ
ヨセフソン接合素子Ｘ１が一時的に有電圧状態に
なり従つてスイツチＳ１が一時的にオフ状態にな
り、これにより電流路Ｍ１には直流バイアス電流
ＩBが実質的に流れないも、電流路Ｍ２に直流バ
イアス電流ＩBの全てが電流Ｉ2Rとして流れると
いうリセツト状態が得られ、そしてそのリセツト
状態がリセツト用信号電流ＩRがなくなつても爾
后継続し、更に斯くリセツト状態が得られて後、
スイツチＳ２の入力線Ａ２に上述せると同様にセ
ツト用信号電流ＩSが供給されれば、上述せると
同様にスイツチＳ２が一時的にオフ状態になり、
これにより上述せると同様に電流路Ｍ１のみに上
述せる電流Ｉ1Sが流れるというセツト状態が得ら
れるというフリツプフロツプ回路としての動作が
得られるものである。
先づスイツチＳ２の入力線Ａ２にセツト用信号電
流路MSを介してセツト用電流ＩSが供給されれ
ば、ジヨセフソン接合素子Ｘ２が一時的に有電圧
状態になり従つてスイツチＳ２が一時的にオフ状
態になり、これにより電流路Ｍ２は直流バイアス
電流ＩBが実質的に流れないも、電流路Ｍ１に直
流バイアス電流ＩBの全てが電流Ｉ1Sとして流れ
るというセツト状態が得られ、そしてそのセツト
状態がセツト用信号電流ＩSがなくなつても爾后
継続し、又斯るセツト状態が得られて後、スイツ
チＳ１の入力線Ａ１にリセツト用信号電流路MR
を介してリセツト用電流ＩRが供給されれば、ジ
ヨセフソン接合素子Ｘ１が一時的に有電圧状態に
なり従つてスイツチＳ１が一時的にオフ状態にな
り、これにより電流路Ｍ１には直流バイアス電流
ＩBが実質的に流れないも、電流路Ｍ２に直流バ
イアス電流ＩBの全てが電流Ｉ2Rとして流れると
いうリセツト状態が得られ、そしてそのリセツト
状態がリセツト用信号電流ＩRがなくなつても爾
后継続し、更に斯くリセツト状態が得られて後、
スイツチＳ２の入力線Ａ２に上述せると同様にセ
ツト用信号電流ＩSが供給されれば、上述せると
同様にスイツチＳ２が一時的にオフ状態になり、
これにより上述せると同様に電流路Ｍ１のみに上
述せる電流Ｉ1Sが流れるというセツト状態が得ら
れるというフリツプフロツプ回路としての動作が
得られるものである。
然し乍ら第１図にて上述せる従来の超伝導フリ
ツプフロツプ回路の場合、次に述べる様な欠点を
有するものである。
ツプフロツプ回路の場合、次に述べる様な欠点を
有するものである。
即ち第１図にて上述せる従来の超伝導フリツプ
フロツプ回路に於て、今電流路Ｍ１に介挿せるイ
ンダクタＢ１のインダクタンスL1と電流路Ｍ２
に介挿せるインダクタＢ２のインダクタンスL2
との比L1／L2が１であるとすれば、上述せるリ
セツト状態に於て電流路Ｍ２に従つてスイツチＳ
２に流れる電流Ｉ2Rは上述せる所より明らかな如
く直流バイアス電流ＩBの100％の値であるが、上
述せる初期リセツト状態に於て電流路Ｍ２従つて
スイツチＳ２に流れる電流I20は同じリセツト状
態に於て電流路Ｍ２に流れる電流であり乍ら、直
流バイアス電流ＩBの50％の値であり、この為ス
イツチＳ２を構成するに大なる困難を伴うという
欠点を有するものである。その理由は、スイツチ
Ｓ２を、それに直流バイアス電流としての電流が
直流バイアス電流ＩBの50％の値で流れていると
いう初期リセツト状態で、スイツチＳ２の入力線
Ａ２にセツト用信号電流ＩSが供給される場合で
も、又スイツチＳ２に直流バイアス電流としての
電流が直流バイアス電流ＩBの100％の値で流れて
いるというリセツト状態で、スイツチＳ２の入力
線Ａ２にセツト用信号電流ＩSが供給される場合
でも、スイツチＳ２が動作してセツト状態が得ら
れる様に構成するを要するからである。又上述せ
る如くにインダクタＢ１のインダクタンスL1と
インダクタンスＢ２のインダクタンスL2との比
L1／L2が「１」であるとすれば、上述せる如
く、上述せる初期リセツト状態に於て電流路Ｍ２
に流れる電流I20と上述せるリセツト状態に於て
電流路Ｍ２に流れる電流Ｉ2Rとの間に、同じリセ
ツト状態に於て電流路Ｍ２に流れり電流であり乍
ら、大なる値の差を有するという不都合を有する
ものである。
フロツプ回路に於て、今電流路Ｍ１に介挿せるイ
ンダクタＢ１のインダクタンスL1と電流路Ｍ２
に介挿せるインダクタＢ２のインダクタンスL2
との比L1／L2が１であるとすれば、上述せるリ
セツト状態に於て電流路Ｍ２に従つてスイツチＳ
２に流れる電流Ｉ2Rは上述せる所より明らかな如
く直流バイアス電流ＩBの100％の値であるが、上
述せる初期リセツト状態に於て電流路Ｍ２従つて
スイツチＳ２に流れる電流I20は同じリセツト状
態に於て電流路Ｍ２に流れる電流であり乍ら、直
流バイアス電流ＩBの50％の値であり、この為ス
イツチＳ２を構成するに大なる困難を伴うという
欠点を有するものである。その理由は、スイツチ
Ｓ２を、それに直流バイアス電流としての電流が
直流バイアス電流ＩBの50％の値で流れていると
いう初期リセツト状態で、スイツチＳ２の入力線
Ａ２にセツト用信号電流ＩSが供給される場合で
も、又スイツチＳ２に直流バイアス電流としての
電流が直流バイアス電流ＩBの100％の値で流れて
いるというリセツト状態で、スイツチＳ２の入力
線Ａ２にセツト用信号電流ＩSが供給される場合
でも、スイツチＳ２が動作してセツト状態が得ら
れる様に構成するを要するからである。又上述せ
る如くにインダクタＢ１のインダクタンスL1と
インダクタンスＢ２のインダクタンスL2との比
L1／L2が「１」であるとすれば、上述せる如
く、上述せる初期リセツト状態に於て電流路Ｍ２
に流れる電流I20と上述せるリセツト状態に於て
電流路Ｍ２に流れる電流Ｉ2Rとの間に、同じリセ
ツト状態に於て電流路Ｍ２に流れり電流であり乍
ら、大なる値の差を有するという不都合を有する
ものである。
然し乍ら第１図にて上述せる従来の超伝導フリ
ツプフロツプ回路の場合、上述せる如くインダク
タＢ１のインダクタンスL1がインダクタＢ２の
インダクタンスL2に比し大であるので即ちイン
ダクタンスL1及びL2の比L1／L2が１より大であ
るので、上述せるリセツト状態に於て電流路Ｍ２
従つてスイツチＳ２に流れる電流Ｉ2Rが、上述せ
るインダクタンスL1及びL2の比L1／L2が１であ
る場合と同様に、直流バイアス電流ＩBの100％の
値であるが、上述せる初期リセツト状態に於て電
流路Ｍ２従つてスイツチＳ２に流れる電流I20
が、上述せるインダクタンスL1及びL2の比が１
である場合に比し大なる値でなり、この為スイツ
チＳ２を構成するのが、上述せるインダクタンス
L1及びL2の比L1／L2が１である場合に比し、容
易であるものであり、このことはインダクタンス
L1及びL2の比L1／L2を大とすれば大とする程尚
更であるものである。又上述せる如くインダクタ
ンスL1及びL2の比L1／L2が１より大であるの
で、初期リセツト状態に於て電流路Ｍ２に流れる
電流I20とリセツト状態に於て電流路Ｍ２に流れ
る電流Ｉ2Rとの間の値の差が、上述せるインダク
タンスL1及びL2の比が１である場合に比し小と
なり、従つて電流I20及びＩ2R間の差を有するとい
う不都合が、上述せるインダクタンスL1及びL2
の比が１である場合に比し、緩和されているもの
であり、このことはインダクタンスの比を大とす
ればする程尚更であるものである。
ツプフロツプ回路の場合、上述せる如くインダク
タＢ１のインダクタンスL1がインダクタＢ２の
インダクタンスL2に比し大であるので即ちイン
ダクタンスL1及びL2の比L1／L2が１より大であ
るので、上述せるリセツト状態に於て電流路Ｍ２
従つてスイツチＳ２に流れる電流Ｉ2Rが、上述せ
るインダクタンスL1及びL2の比L1／L2が１であ
る場合と同様に、直流バイアス電流ＩBの100％の
値であるが、上述せる初期リセツト状態に於て電
流路Ｍ２従つてスイツチＳ２に流れる電流I20
が、上述せるインダクタンスL1及びL2の比が１
である場合に比し大なる値でなり、この為スイツ
チＳ２を構成するのが、上述せるインダクタンス
L1及びL2の比L1／L2が１である場合に比し、容
易であるものであり、このことはインダクタンス
L1及びL2の比L1／L2を大とすれば大とする程尚
更であるものである。又上述せる如くインダクタ
ンスL1及びL2の比L1／L2が１より大であるの
で、初期リセツト状態に於て電流路Ｍ２に流れる
電流I20とリセツト状態に於て電流路Ｍ２に流れ
る電流Ｉ2Rとの間の値の差が、上述せるインダク
タンスL1及びL2の比が１である場合に比し小と
なり、従つて電流I20及びＩ2R間の差を有するとい
う不都合が、上述せるインダクタンスL1及びL2
の比が１である場合に比し、緩和されているもの
であり、このことはインダクタンスの比を大とす
ればする程尚更であるものである。
然し乍ら、第１図にて上述せる従来の超伝導フ
リツプフロツプ回路の場合、上述せる如く、電流
路Ｍ１に介挿せるインダクタＢ１のインダクタン
スL1と電流路Ｍ２に介挿せるインダクタＢ２の
インダクタンスL2との比L1／L2を大とするを可
とし、この為インダクタＢ１のインダクタンス
L1を大とするを可とするも、斯くすればこれに
応じてインダクタＢ１が大型化し、この為全体の
回路が大型化すると共に、上述せるフリツプフロ
ツプ回路としての動作をなす速度が低下するとい
う欠点を有していた。
リツプフロツプ回路の場合、上述せる如く、電流
路Ｍ１に介挿せるインダクタＢ１のインダクタン
スL1と電流路Ｍ２に介挿せるインダクタＢ２の
インダクタンスL2との比L1／L2を大とするを可
とし、この為インダクタＢ１のインダクタンス
L1を大とするを可とするも、斯くすればこれに
応じてインダクタＢ１が大型化し、この為全体の
回路が大型化すると共に、上述せるフリツプフロ
ツプ回路としての動作をなす速度が低下するとい
う欠点を有していた。
依つて本発明は上述せる欠点のない新規な超伝
導フリツプフロツプ回路を提案せんとするもの
で、以下詳述する所より明らかとなるであろう。
導フリツプフロツプ回路を提案せんとするもの
で、以下詳述する所より明らかとなるであろう。
第２図は本願第１番目の発明により超伝導フリ
ツプフロツプ回路の一例を示し、第１図との対応
部分には同一符号を附して詳細説明はこれを省略
するも、第１図にて上述せる並列回路Ｕ及び電流
制限用抵抗Ｒ１を含む回路をフリツプフロツプ回
路本体Ｇとして具備する外、ジヨセフソン接合素
子Ｘ３を含むスイツチＳ３を、そのジヨセフソン
接合素子Ｘ３をして介挿せる電流路Ｍ３と、負荷
抵抗RLを介挿せる電流路Ｍ４と並列回路Ｈが、
電流制限用抵抗Ｒ２を介して直流バイアス電源Ｅ
に接続されてなる構成を有する初期リセツト用信
号発生回路Ｄを具備する。但しこの場合、フリツ
プフロツプ回路本体Ｇに於て、その並列回路Ｕの
電流路Ｍ１に介挿せるスイツチＳ１が、入力線Ａ
１の外他の入力線Ａ３を有し、而してその入力線
Ａ３が、初期リセツト用信号発生回路Ｄの電流路
Ｍ３に介挿されている。尚本例の場合、第１図の
場合と同様に直流バイアス電源Ｅと直列に電源ス
イツチＷを介挿し、又フリツプフロツプ回路本体
Ｇに於てその電流路Ｍ１及びＭ２に夫々インダク
タＢ１及びＢ２を介挿しているも、それ等インダ
クタＢ１及びＢ２のインダクタンスL1及びL2
が、それ等の比L1／L2をして１となるべく互に
等しい値となされている。
ツプフロツプ回路の一例を示し、第１図との対応
部分には同一符号を附して詳細説明はこれを省略
するも、第１図にて上述せる並列回路Ｕ及び電流
制限用抵抗Ｒ１を含む回路をフリツプフロツプ回
路本体Ｇとして具備する外、ジヨセフソン接合素
子Ｘ３を含むスイツチＳ３を、そのジヨセフソン
接合素子Ｘ３をして介挿せる電流路Ｍ３と、負荷
抵抗RLを介挿せる電流路Ｍ４と並列回路Ｈが、
電流制限用抵抗Ｒ２を介して直流バイアス電源Ｅ
に接続されてなる構成を有する初期リセツト用信
号発生回路Ｄを具備する。但しこの場合、フリツ
プフロツプ回路本体Ｇに於て、その並列回路Ｕの
電流路Ｍ１に介挿せるスイツチＳ１が、入力線Ａ
１の外他の入力線Ａ３を有し、而してその入力線
Ａ３が、初期リセツト用信号発生回路Ｄの電流路
Ｍ３に介挿されている。尚本例の場合、第１図の
場合と同様に直流バイアス電源Ｅと直列に電源ス
イツチＷを介挿し、又フリツプフロツプ回路本体
Ｇに於てその電流路Ｍ１及びＭ２に夫々インダク
タＢ１及びＢ２を介挿しているも、それ等インダ
クタＢ１及びＢ２のインダクタンスL1及びL2
が、それ等の比L1／L2をして１となるべく互に
等しい値となされている。
而して初期リセツト用信号発生回路Ｄが次の様
に構成されている。
に構成されている。
即ち、電源スイツチＷがオフであり従つて直流
バイアス電源Ｅが投入されていない状態に於て、
ジヨセフソン接合素子Ｘ３が超伝導状態（零電圧
状態）にあり従つてスイツチＳ３がオン状態にな
り、又この状態に於て直流バイアス電源Ｅよりは
何等電流が得られないので、並列回路Ｈが何等電
流の供給を受けて居らず、依つて電流路Ｍ３及び
Ｍ４の双方に何等電流を流していないという不作
動状態が得られている様に構成されている。
バイアス電源Ｅが投入されていない状態に於て、
ジヨセフソン接合素子Ｘ３が超伝導状態（零電圧
状態）にあり従つてスイツチＳ３がオン状態にな
り、又この状態に於て直流バイアス電源Ｅよりは
何等電流が得られないので、並列回路Ｈが何等電
流の供給を受けて居らず、依つて電流路Ｍ３及び
Ｍ４の双方に何等電流を流していないという不作
動状態が得られている様に構成されている。
又電源スイツチＷがオンとなされて直流バイア
ス電源Ｅが投入されれば、並列回路Ｈが直流バイ
アス電源Ｅより電流制限用抵抗Ｒ２を介して直流
バイアス電流I′Bの供給を受け、電流路Ｍ３従つ
てスイツチＳ３依つてジヨセフソン接合素子Ｘ３
に直流バイアス電流I′Bの実質的な全てを流し、
次でその電流によつてジヨセフソン接合素子Ｘ３
が自己バイアスされるのでその素子Ｘ３がオフと
なり依つてスイツチＳ３がオフとなり、この為電
流路Ｍ４従つて負荷抵抗RLに電流I′Bの実質的な
全てを流している状態が得られ、爾后斯る状態が
直流バイアス電源Ｅの投入が解除される迄継続
し、依つて直流バイアス電源Ｅの投入時電流路Ｍ
３に直流バイアス電流I′Bを瞬時的に初期リセツ
ト用信号電流ＩHとして流す様に構成されてい
る。
ス電源Ｅが投入されれば、並列回路Ｈが直流バイ
アス電源Ｅより電流制限用抵抗Ｒ２を介して直流
バイアス電流I′Bの供給を受け、電流路Ｍ３従つ
てスイツチＳ３依つてジヨセフソン接合素子Ｘ３
に直流バイアス電流I′Bの実質的な全てを流し、
次でその電流によつてジヨセフソン接合素子Ｘ３
が自己バイアスされるのでその素子Ｘ３がオフと
なり依つてスイツチＳ３がオフとなり、この為電
流路Ｍ４従つて負荷抵抗RLに電流I′Bの実質的な
全てを流している状態が得られ、爾后斯る状態が
直流バイアス電源Ｅの投入が解除される迄継続
し、依つて直流バイアス電源Ｅの投入時電流路Ｍ
３に直流バイアス電流I′Bを瞬時的に初期リセツ
ト用信号電流ＩHとして流す様に構成されてい
る。
更にフリツプフロツプ回路本体Ｇが次の様に構
成されている。
成されている。
即ち、スイツチＳ１が入力線Ａ１の外入力線Ａ
３を有し、而してその入力線Ａ３が初期リセツト
用信号発生回路Ｄの電流路Ｍ３に介挿され、一方
その電流路Ｍ３に上述せる如く初期リセツト用信
号電流ＩHが流れるので、スイツチＳ１の入力線
Ａ３に初期リセツト用信号電流ＩHの供給を受け
るが、電源スイツチＷがオフであり従つて直流バ
イアス電源Ｅが投入されていない状態に於て、第
１図にて上述せると同様にジヨセフソン接合素子
Ｘ１及びＸ２が超伝導状態（零電圧状態）にあり
従つてスイツチＳ１及びＳ２がオン状態にある
も、スイツチＳ１の入力線Ａ１及びＡ３に夫々第
１図にて上述せるリセツト用信号ＩR及び上述せ
る初期リセツト用信号電流ＩHが供給されても、
スイツチＳ１が作動せず、又スイツチＳ２の入力
線Ａ２にセツト用信号電流ＩSが供給されても、
スイツチＳ２が作動しないという不作動状態が得
られている様に構成されている。
３を有し、而してその入力線Ａ３が初期リセツト
用信号発生回路Ｄの電流路Ｍ３に介挿され、一方
その電流路Ｍ３に上述せる如く初期リセツト用信
号電流ＩHが流れるので、スイツチＳ１の入力線
Ａ３に初期リセツト用信号電流ＩHの供給を受け
るが、電源スイツチＷがオフであり従つて直流バ
イアス電源Ｅが投入されていない状態に於て、第
１図にて上述せると同様にジヨセフソン接合素子
Ｘ１及びＸ２が超伝導状態（零電圧状態）にあり
従つてスイツチＳ１及びＳ２がオン状態にある
も、スイツチＳ１の入力線Ａ１及びＡ３に夫々第
１図にて上述せるリセツト用信号ＩR及び上述せ
る初期リセツト用信号電流ＩHが供給されても、
スイツチＳ１が作動せず、又スイツチＳ２の入力
線Ａ２にセツト用信号電流ＩSが供給されても、
スイツチＳ２が作動しないという不作動状態が得
られている様に構成されている。
又電源スイツチＷがオンとなされて直流バイア
ス電源Ｅが投入されれば、その投入時、第１図に
て上述せると同様に並列回路Ｕが直流バイアス電
源Ｅより電流制限用抵抗Ｒ１を介して直流バイア
ス電流ＩBの供給を受け、電流路Ｍ１及びＭ２
に、直流バイアス電流ＩBが、インダクタＢ１の
インダクタンスL1及びインダクタＢ２のインダ
クタンスL2の比L1／L2に逆比例した分流比を以
つて電流I10及びI20として流れる様に構成されて
いる。但しこの場合電流I10及びI20はインダクタ
ンスL1及びL2の比L1／L1が１であるので、電流
I10及びI20は直流バイアス電源ＩBの50％の値であ
る。
ス電源Ｅが投入されれば、その投入時、第１図に
て上述せると同様に並列回路Ｕが直流バイアス電
源Ｅより電流制限用抵抗Ｒ１を介して直流バイア
ス電流ＩBの供給を受け、電流路Ｍ１及びＭ２
に、直流バイアス電流ＩBが、インダクタＢ１の
インダクタンスL1及びインダクタＢ２のインダ
クタンスL2の比L1／L2に逆比例した分流比を以
つて電流I10及びI20として流れる様に構成されて
いる。但しこの場合電流I10及びI20はインダクタ
ンスL1及びL2の比L1／L1が１であるので、電流
I10及びI20は直流バイアス電源ＩBの50％の値であ
る。
更に上述せる如くに直流バイアス電源Ｅが投入
されれば、その投入時、初期リセツト用信号発生
回路Ｄの電流路Ｍ３に、上述せる如く、初期リセ
ツト用信号電流ＩHが得られるので、スイツチＳ
１の入力線Ａ３がその初期リセツト用信号電流Ｉ
Hの供給を受け、一方上述せる直流バイアス電源
Ｅの投入時に於ける電流路Ｍ１に流れている電流
I10はスイツチＳ１に於けるジヨセフソン接合素
子Ｘ１の直流バイアス電流となつて居り、従つて
ジヨセフソン接合素子Ｘ１従つてスイツチＳ１が
一時的にオン状態になり、これにより電流路Ｍ１
には今迄流れていた電流I10がなくなり電流が流
れないも、電流路Ｍ２に直流バイアス電流ＩBの
実質的な全てが今迄流れていた電流I20に代え電
流I′20として流れるという初期リセツト状態が得
られ、そしてその初期リセツト状態が、初期リセ
ツト用信号電流ＩHがなくなつても爾后継続する
様に構成されている。
されれば、その投入時、初期リセツト用信号発生
回路Ｄの電流路Ｍ３に、上述せる如く、初期リセ
ツト用信号電流ＩHが得られるので、スイツチＳ
１の入力線Ａ３がその初期リセツト用信号電流Ｉ
Hの供給を受け、一方上述せる直流バイアス電源
Ｅの投入時に於ける電流路Ｍ１に流れている電流
I10はスイツチＳ１に於けるジヨセフソン接合素
子Ｘ１の直流バイアス電流となつて居り、従つて
ジヨセフソン接合素子Ｘ１従つてスイツチＳ１が
一時的にオン状態になり、これにより電流路Ｍ１
には今迄流れていた電流I10がなくなり電流が流
れないも、電流路Ｍ２に直流バイアス電流ＩBの
実質的な全てが今迄流れていた電流I20に代え電
流I′20として流れるという初期リセツト状態が得
られ、そしてその初期リセツト状態が、初期リセ
ツト用信号電流ＩHがなくなつても爾后継続する
様に構成されている。
尚更に上述せる初期リセツト状態が得られて
后、第１図にて上述せると同様に、先づスイツチ
Ｓ２の入力線Ａ２にセツト用信号電流ＩSが供給
されれば、第１図にて上述せると同様であるの
で、詳細説明はこれを省略するも、第１図にて上
述せると同様に、電流路Ｍ１に直流バイアス電流
ＩBの実質的な全てが電流Ｉ1Sとして流れるとい
うセツト状態が得られ、そしてそのセツト状態が
セツト用信号電流ＩSがなくなつても爾后継続し
て得られ、又斯るセツト状態が得られて后、第１
図にて上述せると同様に、スイツチＳ１の入力線
Ａ１にリセツト用信号電流ＩRが供給されれば、
第１図にて上述せると同様であるので、詳細説明
はこれを省略するも、第１図にて上述せると同様
に、電流路Ｍ２に直流バイアス電流ＩBの実質的
な全てが電流Ｉ2Rとして得られるというリセツト
状態が得られ、そしてそのリセツト状態がリセツ
ト用信号電流ＩRがなくなつても爾后継続して得
られ、更に斯くリセツト状態が得られて后、スイ
ツチＳ２の入力線Ａ２上に上述せると同様にセツ
ト用信号電流ＩSが供給されれば、詳細説明はこ
れを省略するも、上述せる電流Ｉ1Sが流れるとい
うセツト状態が得られる様に構成されている。
后、第１図にて上述せると同様に、先づスイツチ
Ｓ２の入力線Ａ２にセツト用信号電流ＩSが供給
されれば、第１図にて上述せると同様であるの
で、詳細説明はこれを省略するも、第１図にて上
述せると同様に、電流路Ｍ１に直流バイアス電流
ＩBの実質的な全てが電流Ｉ1Sとして流れるとい
うセツト状態が得られ、そしてそのセツト状態が
セツト用信号電流ＩSがなくなつても爾后継続し
て得られ、又斯るセツト状態が得られて后、第１
図にて上述せると同様に、スイツチＳ１の入力線
Ａ１にリセツト用信号電流ＩRが供給されれば、
第１図にて上述せると同様であるので、詳細説明
はこれを省略するも、第１図にて上述せると同様
に、電流路Ｍ２に直流バイアス電流ＩBの実質的
な全てが電流Ｉ2Rとして得られるというリセツト
状態が得られ、そしてそのリセツト状態がリセツ
ト用信号電流ＩRがなくなつても爾后継続して得
られ、更に斯くリセツト状態が得られて后、スイ
ツチＳ２の入力線Ａ２上に上述せると同様にセツ
ト用信号電流ＩSが供給されれば、詳細説明はこ
れを省略するも、上述せる電流Ｉ1Sが流れるとい
うセツト状態が得られる様に構成されている。
以上にて本願第１番目の発明による超伝導フリ
ツプフロツプ回路の一例構成が明らかとなつた
が、斯る構成によれば、前述せる所より明らかで
あるので詳細説明はこれを省略するも、直流バイ
アス電源Ｅが投入されていない不作動状態より、
直流バイアス電源Ｅを投入せしめれば、初期リセ
ツト用信号発生回路Ｄより初期リセツト用信号電
流ＩHが得られて初期リセツト状態が得られ、又
斯る初期リセツト状態より先づフリツプフロツプ
回路本体Ｇにセツト用信号電流ＩSを供給する態
様を以つてフリツプフロツプ回路本体Ｇにセツト
用信号電流ＩS及びリセツト用信号電流ＩRを供給
すれば、これに応じてセツト状態及びリセツト状
態が得られ、従つて第１図にて上述せる従来の超
伝導フリツプフロツプ回路と同様のフリツプフロ
ツプ回路としての動作が得られるものである。
ツプフロツプ回路の一例構成が明らかとなつた
が、斯る構成によれば、前述せる所より明らかで
あるので詳細説明はこれを省略するも、直流バイ
アス電源Ｅが投入されていない不作動状態より、
直流バイアス電源Ｅを投入せしめれば、初期リセ
ツト用信号発生回路Ｄより初期リセツト用信号電
流ＩHが得られて初期リセツト状態が得られ、又
斯る初期リセツト状態より先づフリツプフロツプ
回路本体Ｇにセツト用信号電流ＩSを供給する態
様を以つてフリツプフロツプ回路本体Ｇにセツト
用信号電流ＩS及びリセツト用信号電流ＩRを供給
すれば、これに応じてセツト状態及びリセツト状
態が得られ、従つて第１図にて上述せる従来の超
伝導フリツプフロツプ回路と同様のフリツプフロ
ツプ回路としての動作が得られるものである。
然し乍ら第２図にて上述せる本願第２番目の発
明による超伝導フリツプフロツプ回路の場合、初
期リセツト状態に於てフリツプフロツプ回路本体
Ｇの電流路Ｍ２に流れる電流I′20とリセツト状態
に於て電流路Ｍ２に流れる電流Ｉ2Rとが共に並列
回路Ｕに供給される直流バイアス電流ＩBの実質
的な全て即ち略々100％の値であり、従つて第１
図を伴なつて前述せる所より明らかな如く、フリ
ツプフロツプ回路本体Ｇの並列回路Ｕの電流路Ｍ
２に介挿せるスイツチＳ２を構成するのが、第２
図の場合に比し更に容易であり、又斯る作用効果
が並列回路Ｕの電流路Ｍ１及びＭ２に介挿せるイ
ンダクタＢ１のインダクタンスL1とインダクタ
Ｂ２のインダクタンスL2との比L1／L2が１であ
る状態で得られる状態で得られるので、インダク
タＢ１及びＢ２を双方共に小なる値のインダクタ
ンスを有する小型なものとし得、この為全体の回
路を第２図の場合に比し格段的に小型化し得ると
共に、上述せるフリツプフロツプ回路としての動
作をなす速度を高速化することが出来るという大
なる特徴を有するものである。
明による超伝導フリツプフロツプ回路の場合、初
期リセツト状態に於てフリツプフロツプ回路本体
Ｇの電流路Ｍ２に流れる電流I′20とリセツト状態
に於て電流路Ｍ２に流れる電流Ｉ2Rとが共に並列
回路Ｕに供給される直流バイアス電流ＩBの実質
的な全て即ち略々100％の値であり、従つて第１
図を伴なつて前述せる所より明らかな如く、フリ
ツプフロツプ回路本体Ｇの並列回路Ｕの電流路Ｍ
２に介挿せるスイツチＳ２を構成するのが、第２
図の場合に比し更に容易であり、又斯る作用効果
が並列回路Ｕの電流路Ｍ１及びＭ２に介挿せるイ
ンダクタＢ１のインダクタンスL1とインダクタ
Ｂ２のインダクタンスL2との比L1／L2が１であ
る状態で得られる状態で得られるので、インダク
タＢ１及びＢ２を双方共に小なる値のインダクタ
ンスを有する小型なものとし得、この為全体の回
路を第２図の場合に比し格段的に小型化し得ると
共に、上述せるフリツプフロツプ回路としての動
作をなす速度を高速化することが出来るという大
なる特徴を有するものである。
第３図は本願第２番目の発明による超伝導フリ
ツプフロツプ回路の一例を示し、第１図との対応
部分には同一符号を附して詳細説明はこれを省略
するも、第２図にて上述せる場合と同様に、フリ
ツプフロツプ回路本体Ｇを具備する外、第２図に
て上述せると同様の初期リセツト用信号発生回路
Ｄを具備する。但しこの場合フリツプフロツプ回
路本体Ｇに於て、その並列回路Ｕの電流路Ｍ１
に、ジヨセフソン接合素子Ｘ４を含み且入力線Ａ
４を有するスイツチＳ４がそのジヨセフソン接合
素子Ｘ４をして介挿され、而してそのスイツチＳ
４の入力線Ａ４が、初期リセツト用信号発生回路
Ｄの電流路Ｍ３に介挿されている。尚本例の場合
も第２図の場合と同様に、直流バイアス電源Ｅと
直列に電源スイツチＷを介挿し、又フリツプフロ
ツプ回路本体Ｇに於てその電流路Ｍ１及びＭ２に
夫々インダクタＢ１及びＢ２を介挿しているも、
それ等インダクタＢ１及びＢ２のインダクタンス
L1及びL2が、それ等の比L1／L2をして１となる
べく互に等しい値となされている。
ツプフロツプ回路の一例を示し、第１図との対応
部分には同一符号を附して詳細説明はこれを省略
するも、第２図にて上述せる場合と同様に、フリ
ツプフロツプ回路本体Ｇを具備する外、第２図に
て上述せると同様の初期リセツト用信号発生回路
Ｄを具備する。但しこの場合フリツプフロツプ回
路本体Ｇに於て、その並列回路Ｕの電流路Ｍ１
に、ジヨセフソン接合素子Ｘ４を含み且入力線Ａ
４を有するスイツチＳ４がそのジヨセフソン接合
素子Ｘ４をして介挿され、而してそのスイツチＳ
４の入力線Ａ４が、初期リセツト用信号発生回路
Ｄの電流路Ｍ３に介挿されている。尚本例の場合
も第２図の場合と同様に、直流バイアス電源Ｅと
直列に電源スイツチＷを介挿し、又フリツプフロ
ツプ回路本体Ｇに於てその電流路Ｍ１及びＭ２に
夫々インダクタＢ１及びＢ２を介挿しているも、
それ等インダクタＢ１及びＢ２のインダクタンス
L1及びL2が、それ等の比L1／L2をして１となる
べく互に等しい値となされている。
而して初期リセツト用信号発生回路Ｄが、詳細
説明はこれを省略するも、第２図にて前述せると
同様に、直流バイアス電源Ｅの投入時初期リセツ
ト用信号電流ＩHが得られる様に構成されてい
る。
説明はこれを省略するも、第２図にて前述せると
同様に、直流バイアス電源Ｅの投入時初期リセツ
ト用信号電流ＩHが得られる様に構成されてい
る。
又フリツプフロツプ本体Ｇが次の様に構成され
ている。
ている。
即ち、並列回路Ｕの電流路Ｍ１に介挿せるスイ
ツチＳ４を有し、そのスイツチＳ４の入力線Ａ４
に初期リセツト用信号電流ＩHの供給を受ける
が、電源スイツチＷがオフであり従つて直流バイ
アス電源Ｅが投入されていない状態に於て、第２
図の場合と同様に、スイツチＳ１及びＳ２がオン
状態であると共に、それ等スイツチＳ１及びＳ２
と同様にスイツチＳ４がオン状態にあり、従つて
スイツチＳ１，Ｓ２及びＳ４に夫々リセツト用信
号電流ＩR、セツト用信号電流ＩS及び初期リセツ
ト用信号電流ＩHが供給されても、スイツチＳ
１，Ｓ２及びＳ４が作動しないという不作動状態
が得られている様に構成されている。
ツチＳ４を有し、そのスイツチＳ４の入力線Ａ４
に初期リセツト用信号電流ＩHの供給を受ける
が、電源スイツチＷがオフであり従つて直流バイ
アス電源Ｅが投入されていない状態に於て、第２
図の場合と同様に、スイツチＳ１及びＳ２がオン
状態であると共に、それ等スイツチＳ１及びＳ２
と同様にスイツチＳ４がオン状態にあり、従つて
スイツチＳ１，Ｓ２及びＳ４に夫々リセツト用信
号電流ＩR、セツト用信号電流ＩS及び初期リセツ
ト用信号電流ＩHが供給されても、スイツチＳ
１，Ｓ２及びＳ４が作動しないという不作動状態
が得られている様に構成されている。
又電源スイツチＷがオンとなされて直流バイア
ス電源Ｅが投入されれば、その投入時、第２図の
場合と同様に並列回路Ｕが直流バイアス電流ＩB
の供給を受け、電流路Ｍ１及びＭ２に直流バイア
ス電流ＩBが共にその略々50％の値を有する電流
I10及びI20として夫々流れる様に構成されてい
る。
ス電源Ｅが投入されれば、その投入時、第２図の
場合と同様に並列回路Ｕが直流バイアス電流ＩB
の供給を受け、電流路Ｍ１及びＭ２に直流バイア
ス電流ＩBが共にその略々50％の値を有する電流
I10及びI20として夫々流れる様に構成されてい
る。
更に上述せる如くに直流バイアス電源Ｅが投入
されれば、その投入時、第２図の場合と同様に初
期リセツト用信号発生回路Ｄの電流路Ｍ３に初期
リセツト用信号電流ＩHが得られるので、スイツ
チＳ４の入力線Ａ４がその初期リセツト用信号電
流ＩHの供給を受け、一方上述せる直流バイアス
電源Ｅの投入時に於ける電流路Ｍ１に流れている
電流I10はスイツチＳ４に於けるジヨセフソン接
合素子Ｘ４の直流バイアス電流となつて居り、従
つてジヨセフソン接合素子Ｘ４従つてスイツチＳ
４が一時的にオフ状態になり、これにより第２図
の場合と同様に電流路Ｍ１には電流が流れない
も、電流路Ｍ２に直流バイアス電流ＩBの実質的
な全てが電流I′20として流れるという初期リセツ
ト状態が得られ、そしてその初期リセツト状態
が、初期リセツト用信号電流ＩHがなくなつても
爾后継続する様に構成されている。
されれば、その投入時、第２図の場合と同様に初
期リセツト用信号発生回路Ｄの電流路Ｍ３に初期
リセツト用信号電流ＩHが得られるので、スイツ
チＳ４の入力線Ａ４がその初期リセツト用信号電
流ＩHの供給を受け、一方上述せる直流バイアス
電源Ｅの投入時に於ける電流路Ｍ１に流れている
電流I10はスイツチＳ４に於けるジヨセフソン接
合素子Ｘ４の直流バイアス電流となつて居り、従
つてジヨセフソン接合素子Ｘ４従つてスイツチＳ
４が一時的にオフ状態になり、これにより第２図
の場合と同様に電流路Ｍ１には電流が流れない
も、電流路Ｍ２に直流バイアス電流ＩBの実質的
な全てが電流I′20として流れるという初期リセツ
ト状態が得られ、そしてその初期リセツト状態
が、初期リセツト用信号電流ＩHがなくなつても
爾后継続する様に構成されている。
尚更に上述せる初期リセツト状態が得られて
后、先ずスイツチＳ２の入力線Ａ２にセツト用信
号電流ＩSが供給されれば、第２図の場合と同様
にスイツチＳ２が一時的にオフ状態になり、一方
スイツチＳ４もスイツチＳ２と同様にオン状態に
なつているので、詳細説明はこれを省略するも、
第２図の場合と同様に電流路Ｍ１に直流バイアス
電源ＩBの実質的な全てが電流Ｉ1Sとして流れる
というセツト状態が得られ、そしてそのセツト状
態がセツト用信号電流ＩSがなくなつても爾后継
続して得られ、又斯るセツト状態が得られて后、
スイツチＳ１の入力線Ａ１にリセツト用信号電流
ＩRが供給されれば、第２図の場合と同様にスイ
ツチＳ１が一時的にオフ状態となり、一方スイツ
チＳ４もスイツチＳ２と同様にオン状態となつて
いるので、詳細説明はこれを省略するも、第２図
の場合と同様は電流路Ｍ２に直流バイアス電源Ｉ
Bの実質的な全てが電流Ｉ2Rとして流れるという
リセツト状態が得られ、そしてそのリセツト状態
がリセツト用信号電流ＩRがなくなつても爾后継
続して得られ、更に斯くリセツト状態が得られて
后、スイツチＳ２の入力線Ａ２に上述せると同様
にセツト用電流ＩSが供給されれば、電流路Ｍ１
に上述せる場合と同様に電流Ｉ1Sが流れるという
セツト状態が得られる様に構成されている。
后、先ずスイツチＳ２の入力線Ａ２にセツト用信
号電流ＩSが供給されれば、第２図の場合と同様
にスイツチＳ２が一時的にオフ状態になり、一方
スイツチＳ４もスイツチＳ２と同様にオン状態に
なつているので、詳細説明はこれを省略するも、
第２図の場合と同様に電流路Ｍ１に直流バイアス
電源ＩBの実質的な全てが電流Ｉ1Sとして流れる
というセツト状態が得られ、そしてそのセツト状
態がセツト用信号電流ＩSがなくなつても爾后継
続して得られ、又斯るセツト状態が得られて后、
スイツチＳ１の入力線Ａ１にリセツト用信号電流
ＩRが供給されれば、第２図の場合と同様にスイ
ツチＳ１が一時的にオフ状態となり、一方スイツ
チＳ４もスイツチＳ２と同様にオン状態となつて
いるので、詳細説明はこれを省略するも、第２図
の場合と同様は電流路Ｍ２に直流バイアス電源Ｉ
Bの実質的な全てが電流Ｉ2Rとして流れるという
リセツト状態が得られ、そしてそのリセツト状態
がリセツト用信号電流ＩRがなくなつても爾后継
続して得られ、更に斯くリセツト状態が得られて
后、スイツチＳ２の入力線Ａ２に上述せると同様
にセツト用電流ＩSが供給されれば、電流路Ｍ１
に上述せる場合と同様に電流Ｉ1Sが流れるという
セツト状態が得られる様に構成されている。
以上にて本願第２番目の発明による超伝導フリ
ツプフロツプ回路の一例構成が明らかとなつた
が、斯る構成によれば、前述せる所より明らかで
あるので詳細説明はこれを省略するも、第２図の
場合と同様のフリツプフロツプ回路としての動作
が得られ、又第２図の場合と同様の優れた作用効
果が得られるものである。但し第３図の場合、ス
イツチＳ１及びＳ４が初期リセツト用信号電流Ｉ
H及びリセツト用信号ＩR各別に供給される様にな
された構成を有するので、それ等スイツチＳ１及
びＳ４を、初期リセツト用信号電流ＩH及びリセ
ツト用信号ＩRの供給される第２図の場合のスイ
ツチＳ２に比し、より容易に構成し得るという特
徴を有するものである。
ツプフロツプ回路の一例構成が明らかとなつた
が、斯る構成によれば、前述せる所より明らかで
あるので詳細説明はこれを省略するも、第２図の
場合と同様のフリツプフロツプ回路としての動作
が得られ、又第２図の場合と同様の優れた作用効
果が得られるものである。但し第３図の場合、ス
イツチＳ１及びＳ４が初期リセツト用信号電流Ｉ
H及びリセツト用信号ＩR各別に供給される様にな
された構成を有するので、それ等スイツチＳ１及
びＳ４を、初期リセツト用信号電流ＩH及びリセ
ツト用信号ＩRの供給される第２図の場合のスイ
ツチＳ２に比し、より容易に構成し得るという特
徴を有するものである。
尚上述に於ては本願第１番目及び第２番目の発
明の夫々につき１つの実施例を示したに留まり、
例えば第２図及び第３図にて上述せる構成の夫々
に於て、そのフリツプフロツプ回路本体Ｇの並列
回路Ｕの電流路Ｍ１及びＭ２に夫々介挿せるイン
ダクタＢ１及びＢ２のインダクタンスに、インダ
クタＢ１が差程大型化しない範囲で、差を持たせ
ることも出来、又ある場合はインダクタＢ１及び
Ｂ２を省略することも出来、斯くしても前述せる
優れた作用効果の得られること明らかであろう。
明の夫々につき１つの実施例を示したに留まり、
例えば第２図及び第３図にて上述せる構成の夫々
に於て、そのフリツプフロツプ回路本体Ｇの並列
回路Ｕの電流路Ｍ１及びＭ２に夫々介挿せるイン
ダクタＢ１及びＢ２のインダクタンスに、インダ
クタＢ１が差程大型化しない範囲で、差を持たせ
ることも出来、又ある場合はインダクタＢ１及び
Ｂ２を省略することも出来、斯くしても前述せる
優れた作用効果の得られること明らかであろう。
又第２図及び第３図にて上述せる構成の夫々に
於て、そのスイツチＳ１，Ｓ２及びＳ３の夫々
は、これを複数のジヨセフソン接合素子を含むも
のとすることも出来、又スイツチＳ３はこれを電
流路Ｍ３に介挿せる入力線を有するものとするこ
とも出来、その他本発明の精神を脱することなし
に種々の変型変更をなし得るであろう。
於て、そのスイツチＳ１，Ｓ２及びＳ３の夫々
は、これを複数のジヨセフソン接合素子を含むも
のとすることも出来、又スイツチＳ３はこれを電
流路Ｍ３に介挿せる入力線を有するものとするこ
とも出来、その他本発明の精神を脱することなし
に種々の変型変更をなし得るであろう。
第１図は従来の超伝導フリツプフロツプ回路を
示す接続図、第２図は本願第１番目の発明による
超伝導フリツプフロツプ回路の一例を示す接続
図、第３図は本願第２番目の発明による超伝導フ
リツプフロツプ回路の一例を示す接続図である。 図中Ｇはフリツプフロツプ回路本体、Ｄは初期
レセツト用信号発生回路、Ｅは直流バイアス電
源、Ｗは電源スイツチ、Ｕ及びＨは並列回路、Ｘ
１〜Ｘ４はジヨセフソン接合素子、Ａ１〜Ａ４は
入力線、Ｓ１〜Ｓ４はスイツチ、Ｍ１〜Ｍ４は電
流路、Ｂ１及びＢ２はインダクタ、Ｒ１及びＲ２
は電流制限用抵抗、RLは負荷抵抗を夫々示す。
示す接続図、第２図は本願第１番目の発明による
超伝導フリツプフロツプ回路の一例を示す接続
図、第３図は本願第２番目の発明による超伝導フ
リツプフロツプ回路の一例を示す接続図である。 図中Ｇはフリツプフロツプ回路本体、Ｄは初期
レセツト用信号発生回路、Ｅは直流バイアス電
源、Ｗは電源スイツチ、Ｕ及びＨは並列回路、Ｘ
１〜Ｘ４はジヨセフソン接合素子、Ａ１〜Ａ４は
入力線、Ｓ１〜Ｓ４はスイツチ、Ｍ１〜Ｍ４は電
流路、Ｂ１及びＢ２はインダクタ、Ｒ１及びＲ２
は電流制限用抵抗、RLは負荷抵抗を夫々示す。
Claims (1)
- 【特許請求の範囲】 １ 第１のジヨセフソン接合素子を含み且第１の
入力線を有し、該第１の入力線に与えられるリセ
ツト用信号電流に基き動作する第１のスイツチを
介挿せる第１の電流路と、第２のジヨセフソン接
合素子を含み且第２の入力線を有し、該第２の入
力線に与えられるセツト用信号電流に基き動作す
る第２のスイツチを介挿せる第２の電流路との並
列回路が、第１の電流制限用抵抗を介して直流バ
イアス電源に接続され、該直流バイアス電源の投
入時初期リセツト状態になる様に構成されてなる
超伝導フリツプフロツプ回路に於て、 第３のジヨセフソン接合素子を含む第３のスイ
ツチを介挿せる第３の電流路と、負荷抵抗を介挿
せる第４の電流路との並列回路が、第２の電流制
限用抵抗を介して上記直流バイアス電源に接続さ
れ、該直流バイアス電源の投入時上記第３の電流
路に初期リセツト用信号電流を発生する様になさ
れた初期リセツト用信号発生回路を具備し、 上記第１のスイツチが上記第１の入力線の外第
３の入力線を有し、該第３の入力線が上記第３の
電流路に介挿され、上記第１のスイツチが、上記
直流バイアス電源の投入時、上記初期リセツト用
信号電流に基き動作して、上記初期リセツト状態
が得られる様になされてなる事を特徴とする超伝
導フリツプフロツプ回路。 ２ 第１のジヨセフソン接合素子を含み且第１の
入力線を有し、該第１の入力線に与えられるリセ
ツト用信号電流に基き動作する第１のスイツチを
介挿せる第１の電流路と、第２のジヨセフソン接
合素子を含み且第２の入力線を有し、該第２の入
力線に与えられるリセツト用信号電流に基き動作
する第２のスイツチを介挿せる第２の電流路との
並列回路が、第１の電流制限用抵抗を介して直流
バイアス電源に接続され、該直流バイアス電源の
投入時初期リセツト状態になる様に構成されてな
る超伝導フリツプフロツプ回路に於て、 第３のジヨセフソン接合素子を含む第３のスイ
ツチを介挿せる第３の電流路と、負荷抵抗を介挿
せる第４の電流路との並列回路が、第２の電流制
限用抵抗を介して上記直流バイアス電源に接続さ
れ、該直流バイアス電源の投入時上記第３の電流
路に初期リセツト用信号電流を発生する様になさ
れた初期リセツト用信号発生回路を具備し、 上記第１の電流路に、第４のジヨセフソン接合
素子を含み且第４の入力線を有する第４のスイツ
チが介挿され、上記第４の入力線が上記第３の電
流路に介挿され、上記第４のスイツチが、上記直
流バイアス電源の投入時、上記初期リセツト用信
号電流に基き動作して、上記初期リセツト状態が
得られる様になされてなる事を特徴とする超伝導
フリツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9265481A JPS57207418A (en) | 1981-06-16 | 1981-06-16 | Superconduction flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9265481A JPS57207418A (en) | 1981-06-16 | 1981-06-16 | Superconduction flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57207418A JPS57207418A (en) | 1982-12-20 |
| JPS6255728B2 true JPS6255728B2 (ja) | 1987-11-20 |
Family
ID=14060450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9265481A Granted JPS57207418A (en) | 1981-06-16 | 1981-06-16 | Superconduction flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57207418A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS588780A (ja) * | 1981-07-08 | 1983-01-18 | Hitachi Ltd | 液晶組成物 |
-
1981
- 1981-06-16 JP JP9265481A patent/JPS57207418A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57207418A (en) | 1982-12-20 |
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