JPS6255734A - 電子計算装置 - Google Patents
電子計算装置Info
- Publication number
- JPS6255734A JPS6255734A JP19621685A JP19621685A JPS6255734A JP S6255734 A JPS6255734 A JP S6255734A JP 19621685 A JP19621685 A JP 19621685A JP 19621685 A JP19621685 A JP 19621685A JP S6255734 A JPS6255734 A JP S6255734A
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- Japan
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- address
- memory
- bits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、主記憶装置に保持されているプログラムや
データの主記憶装置内の転送を含むプログラムやデータ
の再編集を番地の割り付けを変更することにより、迅速
且つ容易に行なう機能を有する電子計算装置に関する。
データの主記憶装置内の転送を含むプログラムやデータ
の再編集を番地の割り付けを変更することにより、迅速
且つ容易に行なう機能を有する電子計算装置に関する。
従来の電子計算装置として第２図に示すものがあった。
この第２図において、ｌはプログラムのインストラクシ
ョン及びオペランドの番地を格納する演算処理装置のプ
ログラム・アドレス・レジスタ、２は相対アドレッシン
グ動作を行なう時４こ用いられる演算処理装置のリラテ
ィブ・アドレス・レジスタ、３はメモリの物理番地を指
定する絶対アドレスを格納する演算処理装置のメモリ・
アドレス・レジスタ、４は演算処理装置と主記憶装置を
結ぶメモリ・バス、５はメモリの物理番地を指定する絶
対アドレスを格納する主記憶装置のメモリ・アドレス・
レジスタ、６はメモリのアドレスを選択するメモリ・ア
ドレス選択線である。
ョン及びオペランドの番地を格納する演算処理装置のプ
ログラム・アドレス・レジスタ、２は相対アドレッシン
グ動作を行なう時４こ用いられる演算処理装置のリラテ
ィブ・アドレス・レジスタ、３はメモリの物理番地を指
定する絶対アドレスを格納する演算処理装置のメモリ・
アドレス・レジスタ、４は演算処理装置と主記憶装置を
結ぶメモリ・バス、５はメモリの物理番地を指定する絶
対アドレスを格納する主記憶装置のメモリ・アドレス・
レジスタ、６はメモリのアドレスを選択するメモリ・ア
ドレス選択線である。
次に動作について説明する。ここで主記憶装置の記憶容
量を２５６キロ・ワードとし、そのアドレス指定が可能
とするように各レジスタを最上位ビット１７、最下位ビ
ット０の１８ビツトのレジスタとする。プログラム・ア
ドレス・レジスタ１に格納されているインストラクショ
ン・アドレス又はオペランド・アドレスは、相対アドレ
ッシングが指示されていなければ、プログラム・アドレ
ス・レジスタ１のビット１７〜０の内容を直接メモリ・
アドレス・レジスタ３のビット１７〜０に送り、相対ア
ドレッシングが指示されていれば、プログラム・アドレ
ス・レジスタ１のビット１７〜１４の内容で指定される
１６個のりラティプ・アドレス・レジスタ２のうちの１
個のレジスタのビット３〜０の内容をメモリ・アドレス
・レジスタ３のビット１７〜１４へ送ると共にプログラ
ム・アドレス・レジスタ１のビット１３〜０の内容を直
接メモリ・アドレス・レジスタ３のビット１３〜０へ送
り、絶対アドレスを指定する。
量を２５６キロ・ワードとし、そのアドレス指定が可能
とするように各レジスタを最上位ビット１７、最下位ビ
ット０の１８ビツトのレジスタとする。プログラム・ア
ドレス・レジスタ１に格納されているインストラクショ
ン・アドレス又はオペランド・アドレスは、相対アドレ
ッシングが指示されていなければ、プログラム・アドレ
ス・レジスタ１のビット１７〜０の内容を直接メモリ・
アドレス・レジスタ３のビット１７〜０に送り、相対ア
ドレッシングが指示されていれば、プログラム・アドレ
ス・レジスタ１のビット１７〜１４の内容で指定される
１６個のりラティプ・アドレス・レジスタ２のうちの１
個のレジスタのビット３〜０の内容をメモリ・アドレス
・レジスタ３のビット１７〜１４へ送ると共にプログラ
ム・アドレス・レジスタ１のビット１３〜０の内容を直
接メモリ・アドレス・レジスタ３のビット１３〜０へ送
り、絶対アドレスを指定する。
続いてメモリ・アドレス・レジスタ３のビット１７〜０
の内容は演算処理装置からメモリ・バス４を経由し主記
ｊＱ装置に送られ、メモリ・アドレス・レジスタ５のビ
ット１７〜０に格納される。
の内容は演算処理装置からメモリ・バス４を経由し主記
ｊＱ装置に送られ、メモリ・アドレス・レジスタ５のビ
ット１７〜０に格納される。
主記憶装置はメモリ・アドレス・レジスタ５のビット１
７〜０の内容に従い、メモリ・アドレス選択線６を駆動
し、メモリ・アドレスを指定して、メモリへのデータの
書き込み又はメモリからのデータの読み出しを行なう。
７〜０の内容に従い、メモリ・アドレス選択線６を駆動
し、メモリ・アドレスを指定して、メモリへのデータの
書き込み又はメモリからのデータの読み出しを行なう。
従来の主記憶装置を含む電子計算機は以上のように構成
され、動作するものであるために、プログラムのインス
トラクション・アドレス及びオペランド・アドレスで指
定できるメモリ・アドレスの自由度がプログラム・アド
レス・レジスタの内容とリラティブ・アドレス・レジス
タの内容で；も１１限される等の欠点があった。
され、動作するものであるために、プログラムのインス
トラクション・アドレス及びオペランド・アドレスで指
定できるメモリ・アドレスの自由度がプログラム・アド
レス・レジスタの内容とリラティブ・アドレス・レジス
タの内容で；も１１限される等の欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、プログラムのインストラクション
・アドレス及びオペランド・アドレスで選択できるメモ
リ・アドレスの自由度が大きくできる主記憶装置を提供
することを目的としている。
めになされたもので、プログラムのインストラクション
・アドレス及びオペランド・アドレスで選択できるメモ
リ・アドレスの自由度が大きくできる主記憶装置を提供
することを目的としている。
このためこの発明にかかる電子計算装置は、メモリ・ア
ドレスの選択線に送られるビットの内容を一定の規則に
従って変更して主記憶装置のプログラムやデータの保持
されている番地を変更するセレクタを備えたことを特徴
とするものである。
ドレスの選択線に送られるビットの内容を一定の規則に
従って変更して主記憶装置のプログラムやデータの保持
されている番地を変更するセレクタを備えたことを特徴
とするものである。
この発明におけるセレクタは、演算処理装置の指示に従
ってメモリアドレス選択線を切換えて、メモリの番地の
割り付けを変更する。これによりプログラムのインスト
ラクション・アドレス及びオペランド・アドレスで選択
できるメモリ・アドレスの自由度を大きくすることがで
きる。
ってメモリアドレス選択線を切換えて、メモリの番地の
割り付けを変更する。これによりプログラムのインスト
ラクション・アドレス及びオペランド・アドレスで選択
できるメモリ・アドレスの自由度を大きくすることがで
きる。
以下図面に基づいて本発明の一実施例を説明する。なお
、従来と同一の構成については同一番号を付してその説
明を省略する。
、従来と同一の構成については同一番号を付してその説
明を省略する。
第１図は本発明の一実施例を示す構成図である。
第１図において、７はメモリのアドレス選択線を切り換
えるメモリ・アドレスのセレクタ、８は演算処理装置か
ら主記憶装置に出される番地割り付は制御のための選択
線としてのコントロール線である。
えるメモリ・アドレスのセレクタ、８は演算処理装置か
ら主記憶装置に出される番地割り付は制御のための選択
線としてのコントロール線である。
次に動作について説明する。
相対アドレッシングが指示されていない場合、プログラ
ム・アドレス・レジスタｌに格納されているインストラ
クション・アドレス又はオペランド・アドレスは、プロ
グラム・アドレス・レジスタｌのピッｌ−１７〜０の内
容を直接メモリ・アドレス・レジスタ３のビット１７〜
Ｏに送られる。
ム・アドレス・レジスタｌに格納されているインストラ
クション・アドレス又はオペランド・アドレスは、プロ
グラム・アドレス・レジスタｌのピッｌ−１７〜０の内
容を直接メモリ・アドレス・レジスタ３のビット１７〜
Ｏに送られる。
また相対アドレッシングが指示されている場合、プログ
ラム・アドレス・レジスタ１のビット１７〜１４の内容
で指示されるリラティブ・アドレス・レジスタ２のビッ
ト５〜０の内容がメモリ・アドレス・レジスタ３のビッ
ト１７〜１２へ送られると共にプログラム・アドレス・
レジスタ１のビット１１〜０の内容が直接メモリ・アド
レス・レジスタ３のビット１１〜Ｏへ送られる。これに
よりメモリ・アドレス・レジスタ３の１８ビツトのアド
レスが形作られる。
ラム・アドレス・レジスタ１のビット１７〜１４の内容
で指示されるリラティブ・アドレス・レジスタ２のビッ
ト５〜０の内容がメモリ・アドレス・レジスタ３のビッ
ト１７〜１２へ送られると共にプログラム・アドレス・
レジスタ１のビット１１〜０の内容が直接メモリ・アド
レス・レジスタ３のビット１１〜Ｏへ送られる。これに
よりメモリ・アドレス・レジスタ３の１８ビツトのアド
レスが形作られる。
続いてメモリ・アドレス・レジスタ３のビット１７〜０
の内容は演算処理装置からメモリ・バス４を経由して、
主記憶装置に送られ、メモリ・アドレス・レジスタ５の
ピント１７〜０に格納される。ここで主記憶装置は相対
アドレッシングが指示されていない場合、メモリ・アド
レス・レジスタ５のビット１７〜０の内容に基づいてメ
モリ・アドレスのセレクタ７でビット配置の変換をする
ことなくメモリ・アドレスを指定する。また相対アドレ
ッシングが指定されている場合、コントロール線８を経
由して送られるプログラム・アドレス・レジスタｌのビ
ット１３，１２の内容で指定されたパターンに従って主
記憶装置はメモリ・アドレス・レジスタ５のビット１７
〜０の内容を変更する。この変更はメモリ・アドレスの
セレクタ７でビットの割り付けを変更することによって
行なわれる。この結果メモリ・アドレス選択線６に送ら
れるビットの内容が変更され、この変更されたビットの
内容でメモリ・アドレスを指定して、すなわちプログラ
ムやデータの保持されている番地を変更して、メモリへ
のデータの書き込み又はメモリからのデータの読み出し
を実施する。
の内容は演算処理装置からメモリ・バス４を経由して、
主記憶装置に送られ、メモリ・アドレス・レジスタ５の
ピント１７〜０に格納される。ここで主記憶装置は相対
アドレッシングが指示されていない場合、メモリ・アド
レス・レジスタ５のビット１７〜０の内容に基づいてメ
モリ・アドレスのセレクタ７でビット配置の変換をする
ことなくメモリ・アドレスを指定する。また相対アドレ
ッシングが指定されている場合、コントロール線８を経
由して送られるプログラム・アドレス・レジスタｌのビ
ット１３，１２の内容で指定されたパターンに従って主
記憶装置はメモリ・アドレス・レジスタ５のビット１７
〜０の内容を変更する。この変更はメモリ・アドレスの
セレクタ７でビットの割り付けを変更することによって
行なわれる。この結果メモリ・アドレス選択線６に送ら
れるビットの内容が変更され、この変更されたビットの
内容でメモリ・アドレスを指定して、すなわちプログラ
ムやデータの保持されている番地を変更して、メモリへ
のデータの書き込み又はメモリからのデータの読み出し
を実施する。
なお、上記実施例ではメモリ・アドレスのセレクタ７を
メモリ・アドレス・レジスタ５の出力に設けたものを示
したが、メモリ・アドレス・レジスタ５の入力に設けて
もよく、又、メモリ・アドレスのセレクタ７の代りにリ
ラティブ・アドレス・レジスタ２のようなレジスタ群を
随時続出専用メモリ又は随時読出書込メモリを用いてメ
モリ・アドレス・レジスタ５の入力又は出力に設け、相
対アドレッシング動作を主記憶装置内で実行してもよい
。
メモリ・アドレス・レジスタ５の出力に設けたものを示
したが、メモリ・アドレス・レジスタ５の入力に設けて
もよく、又、メモリ・アドレスのセレクタ７の代りにリ
ラティブ・アドレス・レジスタ２のようなレジスタ群を
随時続出専用メモリ又は随時読出書込メモリを用いてメ
モリ・アドレス・レジスタ５の入力又は出力に設け、相
対アドレッシング動作を主記憶装置内で実行してもよい
。
又、上記実施例では主記憶装置について説明したが、グ
ラフィック・ディスプレイ装置のフレーム・バッファ・
メモリやその他の記憶装置であってもよく、上記実施例
と同様の効果を奏する。
ラフィック・ディスプレイ装置のフレーム・バッファ・
メモリやその他の記憶装置であってもよく、上記実施例
と同様の効果を奏する。
以上説明したように、この発明によればメモリ・アドレ
スの選択線に送られるビットの内容を、一定の規則に従
って変更して主記憶装置のプログラムやデータの保持さ
れている番地を変更するセレクタを備えたのでプログラ
ムのインストラクション・アドレス及びオペランド・ア
ドレスで選択できるメモリ・アドレスの自由度が大きく
なり、目的に応じてプログラムのアドレッシングが柔軟
に行なえるという効果がある。
スの選択線に送られるビットの内容を、一定の規則に従
って変更して主記憶装置のプログラムやデータの保持さ
れている番地を変更するセレクタを備えたのでプログラ
ムのインストラクション・アドレス及びオペランド・ア
ドレスで選択できるメモリ・アドレスの自由度が大きく
なり、目的に応じてプログラムのアドレッシングが柔軟
に行なえるという効果がある。
第１図はこの発明に一実施例によるメモリ・アドレスの
セレクタを付加した電子計算装置を示す構成図、第２図
は従来の電子計算装置の構成図である。 １はプログラム・アドレス・レジスタ、２はリラティブ
・アドレス・レジスタ、３は演算処理装置のメモリ・ア
ドレス・レジスタ、４はメモリ・バス、５は主記憶装置
のメモリ・アドレス・レジスタ、６はメモリ・アドレス
選択線、７はメモリ・アドレス・セレクタ、８はコント
ロール線である。 代理人 大 岩 増 雄（ほか２名）手続補正
書（自効 昭和 県 ７□ ′６８ １・事件の表示 特願昭６０−１９６２１６号２、
発明の名称 電子計算装置 ３、補正をする者 名 称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 ５、補正の対象 発明の詳細な説明、図面の簡単な説明の欄。 ６、補正の内容 （１）明細書第４頁第９行目「電子計算機」とあるのを
「電子計算装置」と補正する。 （２）同書第９頁第９行目「この発明に」とあるのを「
この発明の」と補正する。 以上
セレクタを付加した電子計算装置を示す構成図、第２図
は従来の電子計算装置の構成図である。 １はプログラム・アドレス・レジスタ、２はリラティブ
・アドレス・レジスタ、３は演算処理装置のメモリ・ア
ドレス・レジスタ、４はメモリ・バス、５は主記憶装置
のメモリ・アドレス・レジスタ、６はメモリ・アドレス
選択線、７はメモリ・アドレス・セレクタ、８はコント
ロール線である。 代理人 大 岩 増 雄（ほか２名）手続補正
書（自効 昭和 県 ７□ ′６８ １・事件の表示 特願昭６０−１９６２１６号２、
発明の名称 電子計算装置 ３、補正をする者 名 称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 ５、補正の対象 発明の詳細な説明、図面の簡単な説明の欄。 ６、補正の内容 （１）明細書第４頁第９行目「電子計算機」とあるのを
「電子計算装置」と補正する。 （２）同書第９頁第９行目「この発明に」とあるのを「
この発明の」と補正する。 以上
Claims (3)
- （１）演算処理装置または入出力装置からのデータにも
とづき主記憶装置のメモリアドレスを指定して主記憶装
置のアクセスを行なう電子計算装置において、メモリア
ドレスの選択線に送られるビットの内容を一定の規則に
従って変更して主記憶装置のプログラムやデータの保持
されている番地を変更するセレクタを備えたことを特徴
とする電子計算装置。 - （２）上記セレクタは随時読出し専用メモリから構成さ
れていることを特徴とする特許請求の範囲第１項記載の
電子計算装置。 - （３）上記セレクタは随時読出書込メモリから構成され
ていることを特徴とする特許請求の範囲第１項記載の電
子計算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19621685A JPS6255734A (ja) | 1985-09-05 | 1985-09-05 | 電子計算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19621685A JPS6255734A (ja) | 1985-09-05 | 1985-09-05 | 電子計算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6255734A true JPS6255734A (ja) | 1987-03-11 |
Family
ID=16354135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19621685A Pending JPS6255734A (ja) | 1985-09-05 | 1985-09-05 | 電子計算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6255734A (ja) |
-
1985
- 1985-09-05 JP JP19621685A patent/JPS6255734A/ja active Pending
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