JPH0585043B2 - - Google Patents
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- JPH0585043B2 JPH0585043B2 JP62273290A JP27329087A JPH0585043B2 JP H0585043 B2 JPH0585043 B2 JP H0585043B2 JP 62273290 A JP62273290 A JP 62273290A JP 27329087 A JP27329087 A JP 27329087A JP H0585043 B2 JPH0585043 B2 JP H0585043B2
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- JP
- Japan
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- cpu
- display
- arithmetic processing
- program
- memory
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- 230000010365 information processing Effects 0.000 claims description 10
- 230000004913 activation Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013479 data entry Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、システム動作全体の制御処理をおこ
なう演算処理部と、表示制御をおこなう演算処理
部とを有する情報処理装置に係り、特に、ワード
プロセツサやパーソナルコンピユータ等に用いら
れている表示側演算処理部を起動させる回路構成
に関するものである。
なう演算処理部と、表示制御をおこなう演算処理
部とを有する情報処理装置に係り、特に、ワード
プロセツサやパーソナルコンピユータ等に用いら
れている表示側演算処理部を起動させる回路構成
に関するものである。
１つのシステム中に複数の演算処理部を有する
システムに関しては、従来より種々開発されてお
り、例えばiAPX86フアミリ・ユーザーズマニユ
アルp4〜p11（インテル ジヤパン株式会社）に
も、その構成例が記載されている。
システムに関しては、従来より種々開発されてお
り、例えばiAPX86フアミリ・ユーザーズマニユ
アルp4〜p11（インテル ジヤパン株式会社）に
も、その構成例が記載されている。
しかしながら、これら複数の演算処理部を有す
るシステムは、そのほとんどがEWS（エンジニア
リングワーク ステイシヨン）等の高価な装置に
用いられており、高い性能が要求されながら価格
競争が激しい機種、例えばワードプロセツサ等へ
のシステム応用についてはあまり考慮されていな
かつた。
るシステムは、そのほとんどがEWS（エンジニア
リングワーク ステイシヨン）等の高価な装置に
用いられており、高い性能が要求されながら価格
競争が激しい機種、例えばワードプロセツサ等へ
のシステム応用についてはあまり考慮されていな
かつた。
１つのシステム中に２つの演算処理部（CPU）
と記憶部がある場合（すなわち、システム全体の
動作を制御するCPUと、表示処理をおこなう
CPUとを有するワードプロセツサ等の回路構成
においては）、一般に、それぞれのCPUに共有可
能なプログラムを格納する記憶部と、各CPUに
１つずつ、システムリセツト後の起動用プログラ
ムとが必要になる。
と記憶部がある場合（すなわち、システム全体の
動作を制御するCPUと、表示処理をおこなう
CPUとを有するワードプロセツサ等の回路構成
においては）、一般に、それぞれのCPUに共有可
能なプログラムを格納する記憶部と、各CPUに
１つずつ、システムリセツト後の起動用プログラ
ムとが必要になる。
なお、表示用CPU側の起動用プログラムを、
前記２つのCPUに共有可能な記憶部中に設ける
ことにより、起動用プログラムのための記憶部を
無くす方式も考えられるが、この方式は、共有可
能な記憶部の一部を使用するということで、共有
するプログラムに対して制約が発生する。
前記２つのCPUに共有可能な記憶部中に設ける
ことにより、起動用プログラムのための記憶部を
無くす方式も考えられるが、この方式は、共有可
能な記憶部の一部を使用するということで、共有
するプログラムに対して制約が発生する。
第４図は従来形情報処理装置であるワードプロ
セツサの一具体例を示す全体的ブロツク回路図、
すなわち２つのCPUを有するワードプロセツサ
のブロツク回路図、第５図は第４図に示すブロツ
ク回路のメモリマツプである。
セツサの一具体例を示す全体的ブロツク回路図、
すなわち２つのCPUを有するワードプロセツサ
のブロツク回路図、第５図は第４図に示すブロツ
ク回路のメモリマツプである。
第４図において、１０１はシステム全体の制御
をおこなうホストCPUであり、ホストCPU１０
１としては、例えばインテル社の8086、8088等が
好適である。１０２は不揮発性メモリ（ROM）
からなり、電源投入時に実行するプログラムを格
納するプログラムローダＡ、１０３はシステム全
体の制御や文書編集処理等をおこなうプログラム
を格納し、また作成文書を一時格納する随時読出
し・書込み可能なメモリ（RAM）からなるシス
テムメモリ、１０５は文字や数字等の入力をおこ
なうキーボード、１０４はキーボード１０５から
の入力信号をホストCPU１０１に送出するキー
ボード制御部、１１５はシステムプログラムや作
成文書を格納するフレキシブルデイスクドライブ
（FDD）、１１４はホストCPU１０１からの指令
により、FDD１１５へのデータの書込み・読出
し等の制御をおこなうフレキシブルデイスクコン
トローラ（FDC）、１０８は画面の表示制御をお
こなう表示用CPU、１１０は画面表示をおこな
うための文字フオントを格納するキヤラクタジエ
ネレータ部（CG）、１１３はCRTモニタ、１１
１はCRTモニタ１１３に表示するための文字や
図形データの書込みをおこなうグラフイツクメモ
リ、１１２はCRTモニタ１１３に文字や図形デ
ータを表示させるために、グラフイツクメモリ１
１１からデータを読み出してパラレルーシリアル
変換をおこなう表示制御部である。
をおこなうホストCPUであり、ホストCPU１０
１としては、例えばインテル社の8086、8088等が
好適である。１０２は不揮発性メモリ（ROM）
からなり、電源投入時に実行するプログラムを格
納するプログラムローダＡ、１０３はシステム全
体の制御や文書編集処理等をおこなうプログラム
を格納し、また作成文書を一時格納する随時読出
し・書込み可能なメモリ（RAM）からなるシス
テムメモリ、１０５は文字や数字等の入力をおこ
なうキーボード、１０４はキーボード１０５から
の入力信号をホストCPU１０１に送出するキー
ボード制御部、１１５はシステムプログラムや作
成文書を格納するフレキシブルデイスクドライブ
（FDD）、１１４はホストCPU１０１からの指令
により、FDD１１５へのデータの書込み・読出
し等の制御をおこなうフレキシブルデイスクコン
トローラ（FDC）、１０８は画面の表示制御をお
こなう表示用CPU、１１０は画面表示をおこな
うための文字フオントを格納するキヤラクタジエ
ネレータ部（CG）、１１３はCRTモニタ、１１
１はCRTモニタ１１３に表示するための文字や
図形データの書込みをおこなうグラフイツクメモ
リ、１１２はCRTモニタ１１３に文字や図形デ
ータを表示させるために、グラフイツクメモリ１
１１からデータを読み出してパラレルーシリアル
変換をおこなう表示制御部である。
１０７はホストCPU１０１および表示用CPU
１０８のいずれからでもアクセス可能な共有メモ
リであり、共有メモリ１０７は、ホストCPU１
０１から表示用CPU１０８へ、または表示用
CPU１０８からホストCPU１０１へのデータの
やりとりに使用したり、表示用CPU１０８のシ
ステムプログラム領域として使用する。１０６は
共有メモリ１０７に対するホストCPU１０１と
表示用CPU１０８からのアクセスを調整するた
めの競合回路である。
１０８のいずれからでもアクセス可能な共有メモ
リであり、共有メモリ１０７は、ホストCPU１
０１から表示用CPU１０８へ、または表示用
CPU１０８からホストCPU１０１へのデータの
やりとりに使用したり、表示用CPU１０８のシ
ステムプログラム領域として使用する。１０６は
共有メモリ１０７に対するホストCPU１０１と
表示用CPU１０８からのアクセスを調整するた
めの競合回路である。
以上の構成において、電源が投入されると、ま
ず、ホストCPU１０１は、プログラムローダＡ
１０２のプログラムにしたがい、FDD１１５の
フレキシブルデイスクに格納されているプログラ
ム、すなわちワードプロセツサとして動作させる
ためのプログラムを、システムメモリ１０３に移
行させる。
ず、ホストCPU１０１は、プログラムローダＡ
１０２のプログラムにしたがい、FDD１１５の
フレキシブルデイスクに格納されているプログラ
ム、すなわちワードプロセツサとして動作させる
ためのプログラムを、システムメモリ１０３に移
行させる。
また、ホストCPU１０１は、CRTモニタ１１
３に画面表示をおこなわしめることを目的とし
て、表示用CPU１０８を動作させるプログラム、
さらには表示用CPU１０８の起動用イニシヤル
プログラムを共有メモリ１０７へ移行させるもの
であつて、前記各プログラムにより、ワードプロ
セツサとしての動作を始める。
３に画面表示をおこなわしめることを目的とし
て、表示用CPU１０８を動作させるプログラム、
さらには表示用CPU１０８の起動用イニシヤル
プログラムを共有メモリ１０７へ移行させるもの
であつて、前記各プログラムにより、ワードプロ
セツサとしての動作を始める。
しかして、表示用CPU１０８の起動は、ホス
トCPU１０１が表示用CPU１０８にリセツト信
号を送ることで、表示用CPU１０８が共有メモ
リ１０７に格納されたイニシヤルプログラムを読
むことにより、その動作を開始する。
トCPU１０１が表示用CPU１０８にリセツト信
号を送ることで、表示用CPU１０８が共有メモ
リ１０７に格納されたイニシヤルプログラムを読
むことにより、その動作を開始する。
文書入力処理をおこなう場合は、システムメモ
リ１０３内のシステムプログラムにしたがつてお
こなわれる。すなわち、入力処理プログラムによ
り、表示用CPU１０８側に、共有メモリ１０７
を介してコマンドやデータを送ると、表示用
CPU１０８は、表示制御部１１２、グラフイツ
クメモリ１１１を介し、CRTモニタ１１３に表
示画面を形成する。また、データ入力にともなう
処理の指令は、キーボード１０５によつて入力さ
れたデータや機能指示によりおこなわれ、以後、
終了指示があるまでデータ入力を繰り返す。
リ１０３内のシステムプログラムにしたがつてお
こなわれる。すなわち、入力処理プログラムによ
り、表示用CPU１０８側に、共有メモリ１０７
を介してコマンドやデータを送ると、表示用
CPU１０８は、表示制御部１１２、グラフイツ
クメモリ１１１を介し、CRTモニタ１１３に表
示画面を形成する。また、データ入力にともなう
処理の指令は、キーボード１０５によつて入力さ
れたデータや機能指示によりおこなわれ、以後、
終了指示があるまでデータ入力を繰り返す。
従来形ワードプロセツサの回路構成と作用とは
以上のごときであり、従来、第４図に符号１０８
で示す表示用CPUの起動プログラムは、同図に
符号１０７で示す共有メモリに格納するか、ある
いは不揮発性メモリに格納するようにしている。
以上のごときであり、従来、第４図に符号１０８
で示す表示用CPUの起動プログラムは、同図に
符号１０７で示す共有メモリに格納するか、ある
いは不揮発性メモリに格納するようにしている。
しかし、第４図に符号１０８で示す表示用
CPUの起動プログラムを、同図に符号１０７で
示す共有メモリに格納する方式にあつては、第５
図に示すごとく、表示側において、共有メモリ領
域をシステムメモリとしても使用するため、その
アドレスは、00000H番地から割り付けなければ
ならず、また表示用CPU１０８の起動用イニシ
ヤルプログラムであるプログラムローダ部は、
FFFFOH番地になければならないため、同図
（第５図）のメモリマツプに示すごとく、プログ
ラムローダＢ１、プログラムローダＢ２という同
一の領域を、それぞれに割り付けられた違うアド
レスにより、表示用CPU１０８が読み出せるよ
うな構成としなければならない。すなわち、前記
方式を採用した場合、例えば表示側において、ホ
ストCPU１０１、表示用CPU１０８のいずれか
らもアクセス可能な共有メモリ部の直ぐ次のアド
レスに、表示用CPU１０８のみがアクセスする
メモリを付加して、共有メモリ１０７と連続で使
用しなければならないような場合、前記方式で
は、プログラムローダＢ１が存在するために非連
続の状態となる。
CPUの起動プログラムを、同図に符号１０７で
示す共有メモリに格納する方式にあつては、第５
図に示すごとく、表示側において、共有メモリ領
域をシステムメモリとしても使用するため、その
アドレスは、00000H番地から割り付けなければ
ならず、また表示用CPU１０８の起動用イニシ
ヤルプログラムであるプログラムローダ部は、
FFFFOH番地になければならないため、同図
（第５図）のメモリマツプに示すごとく、プログ
ラムローダＢ１、プログラムローダＢ２という同
一の領域を、それぞれに割り付けられた違うアド
レスにより、表示用CPU１０８が読み出せるよ
うな構成としなければならない。すなわち、前記
方式を採用した場合、例えば表示側において、ホ
ストCPU１０１、表示用CPU１０８のいずれか
らもアクセス可能な共有メモリ部の直ぐ次のアド
レスに、表示用CPU１０８のみがアクセスする
メモリを付加して、共有メモリ１０７と連続で使
用しなければならないような場合、前記方式で
は、プログラムローダＢ１が存在するために非連
続の状態となる。
一方、第４図に符号１０８で示す表示用CPU
の起動プログラムを、不揮発性メモリに格納する
方式の場合、表示用CPU１０８側における起動
用イニシヤルプログラムの容量は、数バイトで済
んでしまうため、これに対して不揮発性メモリを
使用することは、コストの面から得策ではない。
の起動プログラムを、不揮発性メモリに格納する
方式の場合、表示用CPU１０８側における起動
用イニシヤルプログラムの容量は、数バイトで済
んでしまうため、これに対して不揮発性メモリを
使用することは、コストの面から得策ではない。
本発明の目的は、システム動作全体の制御をお
こなうCPUと、表示制御をおこなうCPUとの２
つのCPUを有する情報処理装置において、表示
用CPUに使用される起動用プログラムのための
メモリを簡略化し、かつシステム全体としてのプ
ログラム作成時、共有メモリの使用制約を生じる
ことのない情報処理装置を提供することにある。
こなうCPUと、表示制御をおこなうCPUとの２
つのCPUを有する情報処理装置において、表示
用CPUに使用される起動用プログラムのための
メモリを簡略化し、かつシステム全体としてのプ
ログラム作成時、共有メモリの使用制約を生じる
ことのない情報処理装置を提供することにある。
前記目的は、システム動作全体の制御をおこな
う第１のCPUと、表示制御をおこなう第２の
CPUとを有し、かつ前記第１のCPUと第２の
CPUとに共用で、前記第２のCPUの処理内容を
格納するメモリを有し、第１のCPUが第２の
CPUに対して、起動信号印加後の処理内容を書
き込む情報処理装置において、前記第１のCPU
が第２のCPUに対して与える起動信号印加後の
処理内容を、前記第２のCPUのアドレス領域内
に設けられたレジスタに書き込むよう構成するこ
とによつて達成される。
う第１のCPUと、表示制御をおこなう第２の
CPUとを有し、かつ前記第１のCPUと第２の
CPUとに共用で、前記第２のCPUの処理内容を
格納するメモリを有し、第１のCPUが第２の
CPUに対して、起動信号印加後の処理内容を書
き込む情報処理装置において、前記第１のCPU
が第２のCPUに対して与える起動信号印加後の
処理内容を、前記第２のCPUのアドレス領域内
に設けられたレジスタに書き込むよう構成するこ
とによつて達成される。
しかして、前記構成よりなる本発明によれば、
表示処理をおこなうCPU側におけるシステムリ
セツト後の起動用プログラムのためのメモリを簡
略化することができ、かつ共有メモリアドレスの
有効利用化をはかることができる。
表示処理をおこなうCPU側におけるシステムリ
セツト後の起動用プログラムのためのメモリを簡
略化することができ、かつ共有メモリアドレスの
有効利用化をはかることができる。
以下、本発明を、第１図〜第３図の一実施例に
もとづいて説明すると、第１図は本発明を適用し
たワードプロセツサのブロツク回路図、第２図は
第１図に符号１０９で示すプログラムローダ部の
詳細回路図、第３図は第１図に示すブロツク回路
のメモリマツプであり、第１図において、第４図
に示す従来形ワードプロセツサと同一符号は同一
部分、１０９は表示用CPU１０８の起動用プロ
グラムを格納するためのプログラムローダＢを示
し、本発明において、プログラムローダＢ１０９
は、レジスタにより構成されている。
もとづいて説明すると、第１図は本発明を適用し
たワードプロセツサのブロツク回路図、第２図は
第１図に符号１０９で示すプログラムローダ部の
詳細回路図、第３図は第１図に示すブロツク回路
のメモリマツプであり、第１図において、第４図
に示す従来形ワードプロセツサと同一符号は同一
部分、１０９は表示用CPU１０８の起動用プロ
グラムを格納するためのプログラムローダＢを示
し、本発明において、プログラムローダＢ１０９
は、レジスタにより構成されている。
ここで、プログラムローダＢ１０９の詳細を、
第１図を参照しつつ、第２図にもとづいて説明す
る。
第１図を参照しつつ、第２図にもとづいて説明す
る。
第２図において、２０１，２０２は書込み用の
入力端子と読出し用の出力端子とを別々に有する
４ビツト複数ワードのレジスタにより構成された
レジスタＡ、レジスタＢであり、レジスタＡ２０
１、レジスタＢ２０２の書込み用端子側には、ホ
ストCPU１０１のデータバスが接続され、ホス
トCPU１０１から与えられるアドレスのデコー
ド結果および周辺制御部への書込み信号により、
レジスタＡ２０１、レジスタＢ２０２にそれぞれ
データが書き込まれる。また、レジスタＡ２０
１、レジスタＢ２０２の出力端子側には、表示用
CPU１０８のデータバスが接続され、表示用
CPU１０８からのメモリ読出し信号により、レ
ジスタＡ２０１、レジスタＢ２０２からそれぞれ
データが読み出される。なお、レジスタＡ２０
１、レジスタＢ２０２は、ホストCPU１０１側
に対するデータの読込み、さらには表示用CPU
１０８側からのデータの書込みはおこなわない。
入力端子と読出し用の出力端子とを別々に有する
４ビツト複数ワードのレジスタにより構成された
レジスタＡ、レジスタＢであり、レジスタＡ２０
１、レジスタＢ２０２の書込み用端子側には、ホ
ストCPU１０１のデータバスが接続され、ホス
トCPU１０１から与えられるアドレスのデコー
ド結果および周辺制御部への書込み信号により、
レジスタＡ２０１、レジスタＢ２０２にそれぞれ
データが書き込まれる。また、レジスタＡ２０
１、レジスタＢ２０２の出力端子側には、表示用
CPU１０８のデータバスが接続され、表示用
CPU１０８からのメモリ読出し信号により、レ
ジスタＡ２０１、レジスタＢ２０２からそれぞれ
データが読み出される。なお、レジスタＡ２０
１、レジスタＢ２０２は、ホストCPU１０１側
に対するデータの読込み、さらには表示用CPU
１０８側からのデータの書込みはおこなわない。
しかして、第１図に示すブロツク回路のメモリ
マツプである第３図のうち、表示用CPU（第１図
の符号１０８）側のメモリマツプを見てわかるよ
うに、表示用CPU１０８の起動用イニシヤルプ
ログラムを格納するプログラムローダ部は、不揮
発性メモリを使用した場合と同様、メモリマツプ
の最上位の番地に割り付けられるように構成でき
るため、共有メモリ部と表示用CPU１０８のシ
ステムメモリ部とを連続で使用することができ
る。
マツプである第３図のうち、表示用CPU（第１図
の符号１０８）側のメモリマツプを見てわかるよ
うに、表示用CPU１０８の起動用イニシヤルプ
ログラムを格納するプログラムローダ部は、不揮
発性メモリを使用した場合と同様、メモリマツプ
の最上位の番地に割り付けられるように構成でき
るため、共有メモリ部と表示用CPU１０８のシ
ステムメモリ部とを連続で使用することができ
る。
本発明は以上のごときであり、図示実施例の説
明から明らかなように、本発明によれば、表示用
CPU１０８のイニシヤルプログラム部として、
従来のように、共有メモリ１０７の一部の領域を
使用しなくて済み、また不揮発性メモリを使用し
なくても済むため、回路のコスト低減、さらには
共有メモリ１０７の表示用CPU１０８側におけ
るアドレスの有効利用化をはかることができる。
明から明らかなように、本発明によれば、表示用
CPU１０８のイニシヤルプログラム部として、
従来のように、共有メモリ１０７の一部の領域を
使用しなくて済み、また不揮発性メモリを使用し
なくても済むため、回路のコスト低減、さらには
共有メモリ１０７の表示用CPU１０８側におけ
るアドレスの有効利用化をはかることができる。
また、第２図に示したプログラムローダＢ１０
９の詳細回路部については、例えば表示用CPU
１０８側の回路の一部をカスタムLSI化するよう
な場合、これと共にカスタムLSIの中に含めれ
ば、基板に対する部品実装時の部品点数削減、さ
らにはコスト低減の両面から非常に有効である。
９の詳細回路部については、例えば表示用CPU
１０８側の回路の一部をカスタムLSI化するよう
な場合、これと共にカスタムLSIの中に含めれ
ば、基板に対する部品実装時の部品点数削減、さ
らにはコスト低減の両面から非常に有効である。
第１図〜第３図は本発明に係る情報処理装置の
一実施例を示し、第１図は本発明を適用したワー
ドプロセツサのブロツク回路図、第２図は第１図
に符号１０９で示すプログラムローダ部の詳細回
路図、第３図は第１図に示すブロツク回路のメモ
リマツプ、第４図は従来形情報処理装置であるワ
ードプロセツサの一具体例を示す全体的ブロツク
回路図、第５図は第４図に示すブロツク回路のメ
モリマツプである。 １０１…ホストCPU、１０７…共有メモリ、
１０８…表示用CPU、１０９…プログラムロー
ダＢ、２０１…レジスタＡ、２０２…レジスタ
Ｂ。
一実施例を示し、第１図は本発明を適用したワー
ドプロセツサのブロツク回路図、第２図は第１図
に符号１０９で示すプログラムローダ部の詳細回
路図、第３図は第１図に示すブロツク回路のメモ
リマツプ、第４図は従来形情報処理装置であるワ
ードプロセツサの一具体例を示す全体的ブロツク
回路図、第５図は第４図に示すブロツク回路のメ
モリマツプである。 １０１…ホストCPU、１０７…共有メモリ、
１０８…表示用CPU、１０９…プログラムロー
ダＢ、２０１…レジスタＡ、２０２…レジスタ
Ｂ。
Claims (1)
- １ システム動作全体の制御をおこなう第１の演
算処理部と、表示制御をおこなう第２の演算処理
部とを有し、かつ前記第１の演算処理部と第２の
演算処理部とに共用で、前記第２の演算処理部の
処理内容を格納する記憶部を有し、第１の演算処
理部が第２の演算処理部に対して、起動信号印加
後の処理内容を書き込む情報処理装置において、
前記第１の演算処理部が第２の演算処理部に対し
て与える起動信号印加後の処理内容を、前記第２
演算処理部のアドレス領域内に設けられたレジス
タに書き込むよう構成したことを特徴とする情報
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273290A JPH01116726A (ja) | 1987-10-30 | 1987-10-30 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273290A JPH01116726A (ja) | 1987-10-30 | 1987-10-30 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01116726A JPH01116726A (ja) | 1989-05-09 |
| JPH0585043B2 true JPH0585043B2 (ja) | 1993-12-06 |
Family
ID=17525790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62273290A Granted JPH01116726A (ja) | 1987-10-30 | 1987-10-30 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01116726A (ja) |
-
1987
- 1987-10-30 JP JP62273290A patent/JPH01116726A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01116726A (ja) | 1989-05-09 |
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