JPS63104156A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS63104156A JPS63104156A JP25104586A JP25104586A JPS63104156A JP S63104156 A JPS63104156 A JP S63104156A JP 25104586 A JP25104586 A JP 25104586A JP 25104586 A JP25104586 A JP 25104586A JP S63104156 A JPS63104156 A JP S63104156A
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- JP
- Japan
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- operand
- cpu
- read
- signal
- memory
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- Pending
Links
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- 230000004044 response Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 102100030551 Protein MEMO1 Human genes 0.000 description 1
- 101710176845 Protein MEMO1 Proteins 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特にｃｐｕを用いたアド
レス拡張を行う情報処理装置に関する。
レス拡張を行う情報処理装置に関する。
従来、この種の情報処理装置は、アドレス上位ビットを
用いてアドレス信号を拡張する方式（以下、バンク切換
方式という〉でアドレスを拡張しＣＰＵのアドレス能力
を超えるメモリをアクセスしていた。
用いてアドレス信号を拡張する方式（以下、バンク切換
方式という〉でアドレスを拡張しＣＰＵのアドレス能力
を超えるメモリをアクセスしていた。
上述した従来の情報処理装置は、バンク切換え方式を用
いた場き、メモリ領域の一部が重複したアドレスに割当
られ、バンクの指定により重複したメモリ領域のうちの
１領域を選択する方法を取っているので、メモリが連続
した領域に割当られないなめ、周辺装置側から見たアド
レスとＣＰ Ｕ側から見たアドレスとが異なり、プログ
ラムの作成の際常にこのアドレスの相違を考慮しなけれ
ばならないという欠点がある。
いた場き、メモリ領域の一部が重複したアドレスに割当
られ、バンクの指定により重複したメモリ領域のうちの
１領域を選択する方法を取っているので、メモリが連続
した領域に割当られないなめ、周辺装置側から見たアド
レスとＣＰ Ｕ側から見たアドレスとが異なり、プログ
ラムの作成の際常にこのアドレスの相違を考慮しなけれ
ばならないという欠点がある。
本発明の情報処理装置は、ＣＰＵと、該ｃｐｕでアドレ
ス指定が可能な基本メモリと、前記ＣＰＵの持つアドレ
ス能力を超えたアドレス指定が可能な付加メモリと、前
記ＣＰＵの命令実行時に前記ＣＰＵのオペランドリード
信号とオペランドライト信号とスタックライト信号とス
タックリード信号に応じてアドレス信号を生成するアド
レス生成回路とを含んで構成される。
ス指定が可能な基本メモリと、前記ＣＰＵの持つアドレ
ス能力を超えたアドレス指定が可能な付加メモリと、前
記ＣＰＵの命令実行時に前記ＣＰＵのオペランドリード
信号とオペランドライト信号とスタックライト信号とス
タックリード信号に応じてアドレス信号を生成するアド
レス生成回路とを含んで構成される。
次に、本発明について図面を！照して説明する。
第１−図は本発明の一実施例のブロック図である。
第１図において、１はＣＰＵ、２はＣＰＵ１でアドレス
指定可能な基本メモリ、３はＣＰＵ１の持つアドレス能
力を超えたアドレス指定が可能な付加メモリ、４はアド
レス信号を生成するアドレス生成回路、５は周辺装置、
１０はデータ信号線、２０はアドレス信号線、３０は付
加メモリを指定するアドレス信号線、１００はオペラン
ドリード。
指定可能な基本メモリ、３はＣＰＵ１の持つアドレス能
力を超えたアドレス指定が可能な付加メモリ、４はアド
レス信号を生成するアドレス生成回路、５は周辺装置、
１０はデータ信号線、２０はアドレス信号線、３０は付
加メモリを指定するアドレス信号線、１００はオペラン
ドリード。
オペランドライト、スタックリード又はスタックライト
を実行しているがを表示する制御信号線である。
を実行しているがを表示する制御信号線である。
第２図は第１図のアドレス生成回路の詳細ブロック図で
ある。
ある。
第２図において、２００は付加メモリ３を指定するアド
レス信号を含むレジスタファイル、３００はアドレス信
号を選択するマルチプレクサ、５１〜５３はそれぞれオ
ペランドリード時、オペランドライト時、スタックリー
ド時、スタックライト時の付加アドレス信号を示す。
レス信号を含むレジスタファイル、３００はアドレス信
号を選択するマルチプレクサ、５１〜５３はそれぞれオ
ペランドリード時、オペランドライト時、スタックリー
ド時、スタックライト時の付加アドレス信号を示す。
次に、本発明の動作の基本メモリ２からオペランドデー
タを転送する動作について説明する。
タを転送する動作について説明する。
まず、ＣＰＵＩから入出力命令を用いてレジスタファイ
ル２００のオペランドリード信号用レジスタに“０”を
書込み、オペランドライト信号用レジスタに付加メモリ
３をアドレスする上位アドレス信号を書込む。
ル２００のオペランドリード信号用レジスタに“０”を
書込み、オペランドライト信号用レジスタに付加メモリ
３をアドレスする上位アドレス信号を書込む。
次の命令でＣＰＵ１がオペランドリードを実行すると、
ＣＰＵ１は制御信号線１００を介してマルチプレクサ３
００からオペランドリードアドレス信号を選択する。こ
の時、オペランドリードアドレス信号は“０”なので、
基本メモリ２が選択され、基本メモリ２からの読出しデ
ータがＣＰＵ１に読込まれる。
ＣＰＵ１は制御信号線１００を介してマルチプレクサ３
００からオペランドリードアドレス信号を選択する。こ
の時、オペランドリードアドレス信号は“０”なので、
基本メモリ２が選択され、基本メモリ２からの読出しデ
ータがＣＰＵ１に読込まれる。
次の命令でＣＰＵＩがオペランドライトを実行すると、
ＣＰＵ１は制御信号線１００を介してマルチプレクサ３
００からオペランドライトアドレス信号を選択する。こ
の時、オペランドライトアドレス信号は上位アドレスを
含んでいるので付加メモリ３が選択され、ＣＰＵ１から
付加メモリ３にオペランドデータが書込まれる。
ＣＰＵ１は制御信号線１００を介してマルチプレクサ３
００からオペランドライトアドレス信号を選択する。こ
の時、オペランドライトアドレス信号は上位アドレスを
含んでいるので付加メモリ３が選択され、ＣＰＵ１から
付加メモリ３にオペランドデータが書込まれる。
同様にして、レジスタファイル２００にオペランドデー
タを再セットすることにより、付加メモ１、Ｊ３から読
出し基本メモリ２に書込む等の処理が行われる。
タを再セットすることにより、付加メモ１、Ｊ３から読
出し基本メモリ２に書込む等の処理が行われる。
以上説明したように本発明は、オペランドリード信号、
オペランドライト信号、スタックライト信号、スタック
リード信号に応じてアドレス信号を生成するアドレス生
成回路を設けることにより、簡単にデータ領域及びスタ
ック領域の拡張ができるという効果がある。なお、本発
明で拡張したメモリ領域には命令は走行できないが、画
像処理のようにデータ又はスタック領域のみを主として
用いるシステムにおいては実用上の支障が発生せず、プ
ログラムの作成が容易になりかつハードウェアが簡単に
できるという効果がある。
オペランドライト信号、スタックライト信号、スタック
リード信号に応じてアドレス信号を生成するアドレス生
成回路を設けることにより、簡単にデータ領域及びスタ
ック領域の拡張ができるという効果がある。なお、本発
明で拡張したメモリ領域には命令は走行できないが、画
像処理のようにデータ又はスタック領域のみを主として
用いるシステムにおいては実用上の支障が発生せず、プ
ログラムの作成が容易になりかつハードウェアが簡単に
できるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図のアドレス生成回路の詳細ブロック図である。 １・・・ＣＰＵ、２・・・基本メモリ、３・・・付加メ
モリ、４・・・アドレス生成回路、５・・・周辺装置、
１０・・・データ信号線、２０．３０・・・アドレス信
号線、５１〜５３・・・付加アドレス信号、１００・・
・制御信号線、２００・・・レジスタファイル、３００
・・・マルチプレクサ。
図のアドレス生成回路の詳細ブロック図である。 １・・・ＣＰＵ、２・・・基本メモリ、３・・・付加メ
モリ、４・・・アドレス生成回路、５・・・周辺装置、
１０・・・データ信号線、２０．３０・・・アドレス信
号線、５１〜５３・・・付加アドレス信号、１００・・
・制御信号線、２００・・・レジスタファイル、３００
・・・マルチプレクサ。
Claims (1)
- ＣＰＵと、該ＣＰＵでアドレス指定が可能な基本メモリ
と、前記ＣＰＵの持つアドレス能力を超えたアドレス指
定が可能な付加メモリと、前記ＣＰＵの命令実行時に前
記ＣＰＵのオペランドリード信号とオペランドライト信
号とスタックライト信号とスタックリード信号に応じて
アドレス信号を生成するアドレス生成回路とを含むこと
を特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25104586A JPS63104156A (ja) | 1986-10-21 | 1986-10-21 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25104586A JPS63104156A (ja) | 1986-10-21 | 1986-10-21 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63104156A true JPS63104156A (ja) | 1988-05-09 |
Family
ID=17216792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25104586A Pending JPS63104156A (ja) | 1986-10-21 | 1986-10-21 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63104156A (ja) |
-
1986
- 1986-10-21 JP JP25104586A patent/JPS63104156A/ja active Pending
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