JPS6256994B2 - - Google Patents
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- JPS6256994B2 JPS6256994B2 JP2847580A JP2847580A JPS6256994B2 JP S6256994 B2 JPS6256994 B2 JP S6256994B2 JP 2847580 A JP2847580 A JP 2847580A JP 2847580 A JP2847580 A JP 2847580A JP S6256994 B2 JPS6256994 B2 JP S6256994B2
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- JP
- Japan
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- circuit
- lamp
- timer
- latch
- battery
- Prior art date
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- Expired
Links
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
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- 230000010355 oscillation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G19/00—Electric power supply circuits specially adapted for use in electronic time-pieces
- G04G19/08—Arrangements for preventing voltage drop due to overloading the power supply
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electromechanical Clocks (AREA)
Description
【発明の詳細な説明】
本発明は電子時計用回路、特にダイナミツク回
路で構成される電子時計用回路に関し、回路にラ
ンプ等の重負荷が荷せられたときに回路が誤動作
することを防ぐ回路を寄与するものである。
路で構成される電子時計用回路に関し、回路にラ
ンプ等の重負荷が荷せられたときに回路が誤動作
することを防ぐ回路を寄与するものである。
今日、水晶発振式時計を中心とした電子時計は
市場での人気を博し、さらに技術的にも日に日に
向上してきている。電子時計の中でも、液晶等の
表示素子を用いて時刻表示する、いわゆるデジタ
ル時計にあつては、技術的な改良はますます進み
機能的にもアラーム、ストツプ．ウオツチ、減算
タイマー等の機能を包合してきている。多機能化
に対してはさらにその方向がめざましい。
市場での人気を博し、さらに技術的にも日に日に
向上してきている。電子時計の中でも、液晶等の
表示素子を用いて時刻表示する、いわゆるデジタ
ル時計にあつては、技術的な改良はますます進み
機能的にもアラーム、ストツプ．ウオツチ、減算
タイマー等の機能を包合してきている。多機能化
に対してはさらにその方向がめざましい。
多機能に関しては電子回路でそれへの対応を図
ることになる。ところが、従来の時計用電子回路
（それは相補型MOSICを主としてきた）はスタテ
イツク型回路方式を主としているため、回路が複
雑化してきた場合には、ICチツプの巨大化へと
つながつてくる。そのため、回路構成を従来の相
補型MOSから、Ｐチヤネル、もしくはＮチヤネ
ルトランジスタを主とした単チヤネルトランジス
タで構成する方法が提案されてきている。
ることになる。ところが、従来の時計用電子回路
（それは相補型MOSICを主としてきた）はスタテ
イツク型回路方式を主としているため、回路が複
雑化してきた場合には、ICチツプの巨大化へと
つながつてくる。そのため、回路構成を従来の相
補型MOSから、Ｐチヤネル、もしくはＮチヤネ
ルトランジスタを主とした単チヤネルトランジス
タで構成する方法が提案されてきている。
第１図ａはそのような回路の例である。入力信
号I1〜Ｉoは直列に連結されたＰチヤネルトラン
ジスタ群（図中の〇印。同様にＮチヤネルトラン
ジスタは◎印で示す。）のゲートに入力されてお
り、PLA（Programable Logic Alley）構成とな
つている。Tp1〜Tpoは上部をＰチヤネルトラン
ジスタTp0を介して“１”レベル電源と下部をＮ
チヤネルトランジスタＴNOを介して“０”レベル
電源と接続されている。Tp0，ＴNOの入力信号は
ともにφ（その波形を第１図ｂに示す）である。
号I1〜Ｉoは直列に連結されたＰチヤネルトラン
ジスタ群（図中の〇印。同様にＮチヤネルトラン
ジスタは◎印で示す。）のゲートに入力されてお
り、PLA（Programable Logic Alley）構成とな
つている。Tp1〜Tpoは上部をＰチヤネルトラン
ジスタTp0を介して“１”レベル電源と下部をＮ
チヤネルトランジスタＴNOを介して“０”レベル
電源と接続されている。Tp0，ＴNOの入力信号は
ともにφ（その波形を第１図ｂに示す）である。
次にこのダイナミツクPLAの動作について説
明する。
明する。
φ＝“１”の状態では、ＴNOがONして回路の寄
生容量Cf（ドレイン、配線、ゲート等に寄生す
る容量分）に“０”レベルの電荷がチヤージされ
る。φ＝“０”の状態ではＴNOはOFFし、Tp0が
ONする。このときI1〜Ｉoの入力信号が全て
“０”レベルだと、Tp1〜Tpoは全てONし、容量
Cfの“０”レベル電荷をデイスチヤージさせて
PLAの出力Poからは“０”が出力される。逆にI1
〜Ｉoのいずれか一個の信号でも“１”レベルな
らば、P0からは容量Cfの“０”レベル電荷によ
り“１”が出力されることになる。
生容量Cf（ドレイン、配線、ゲート等に寄生す
る容量分）に“０”レベルの電荷がチヤージされ
る。φ＝“０”の状態ではＴNOはOFFし、Tp0が
ONする。このときI1〜Ｉoの入力信号が全て
“０”レベルだと、Tp1〜Tpoは全てONし、容量
Cfの“０”レベル電荷をデイスチヤージさせて
PLAの出力Poからは“０”が出力される。逆にI1
〜Ｉoのいずれか一個の信号でも“１”レベルな
らば、P0からは容量Cfの“０”レベル電荷によ
り“１”が出力されることになる。
同様に並列PLAについては、Tp1〜Tpoを並列
に接続し、Ｉ〜Ｉoの入力が全て“１”のときに
のみP0は“１”となり、いずれか１個の入力でも
“０”ならば“０”を出力する。
に接続し、Ｉ〜Ｉoの入力が全て“１”のときに
のみP0は“１”となり、いずれか１個の入力でも
“０”ならば“０”を出力する。
このように、ダイナミツク回路では寄生容量で
論理レベルを保持することが必要となる。論理を
容量で保持するため、動作クロツクは当然高速で
動作することが要求されてくるし、電源レベルの
わずかな変動も論理の不安定状態を招くことにな
る。
論理レベルを保持することが必要となる。論理を
容量で保持するため、動作クロツクは当然高速で
動作することが要求されてくるし、電源レベルの
わずかな変動も論理の不安定状態を招くことにな
る。
ところでランプが付属する電子時計では、この
ような電源レベルの変動が多々ある。通常、ラン
プは回路に対して並列に電源に接続されている。
ランプはその点灯時には低抵抗のために数十ms
の間、数十mA程度の大電流が流れる。そのため
ランプ及び回路に対して直列に接続している電源
−電池内の内部抵抗分だけの電圧降下をきたすわ
けである。
ような電源レベルの変動が多々ある。通常、ラン
プは回路に対して並列に電源に接続されている。
ランプはその点灯時には低抵抗のために数十ms
の間、数十mA程度の大電流が流れる。そのため
ランプ及び回路に対して直列に接続している電源
−電池内の内部抵抗分だけの電圧降下をきたすわ
けである。
例えば、電池を1.5V、その内部抵抗を50Ωと
し、ランプの点灯時のランプ抵抗を40Ωと考えれ
ば回路に供給される電位レベルは 1.5×40（50＋40）＝0.67（Ｖ） にしかならない。
し、ランプの点灯時のランプ抵抗を40Ωと考えれ
ば回路に供給される電位レベルは 1.5×40（50＋40）＝0.67（Ｖ） にしかならない。
このような電源レベルの変動には、ダイナミツ
ク回路をそのまま正常に動作させることは不可能
であろう。本発明では重負荷時の電源レベルの降
下時には、電源を一時的に電池から電池に並列に
接続された容量に切り換え、しかもダイナミツク
回路については、データ保持用のラツチを設け、
データをラツチ内にホールドさせることで論理の
不安定状態を回避している。
ク回路をそのまま正常に動作させることは不可能
であろう。本発明では重負荷時の電源レベルの降
下時には、電源を一時的に電池から電池に並列に
接続された容量に切り換え、しかもダイナミツク
回路については、データ保持用のラツチを設け、
データをラツチ内にホールドさせることで論理の
不安定状態を回避している。
以下、本発明の実施例にもとづいて説明する。
第２図はその全体のブロツク図である。２０２は
メイン回路であり、ダイナミツク回路構成となつ
ている。２０５は発振器、分周器及び２０２のダ
イナミツク回路へのクロツクを形成するクロツク
形成回路からなり、スタテイツク回路構成であ
る。２０４はランプON時にＮチヤネルトランジ
スタ２０３をOFFするためのランプON対策回路
でありスタテイツク回路構成である。Ｎチヤネル
トランジスタ２０３は通常ONしており、メイン
回路２０２は電池２０７を電源としている。ラン
プ２０６はスイツチ２０８のONで点灯するが、
２０８がONするとランプ対策回路内のタイマー
Ａで設定された時間内は、２０３のゲートへの入
力は“０”となり２０３はOFFしている。この
期間はメイン回路２０２の電源は電池から容量２
０１に切り換わる。さらに２０４内のタイマーＢ
により設定された時間内は、２０５から２０２へ
供給されるクロツクは２０２内のデータ保持用の
ラツチがデータ保持するような論理レベルにあ
る。
第２図はその全体のブロツク図である。２０２は
メイン回路であり、ダイナミツク回路構成となつ
ている。２０５は発振器、分周器及び２０２のダ
イナミツク回路へのクロツクを形成するクロツク
形成回路からなり、スタテイツク回路構成であ
る。２０４はランプON時にＮチヤネルトランジ
スタ２０３をOFFするためのランプON対策回路
でありスタテイツク回路構成である。Ｎチヤネル
トランジスタ２０３は通常ONしており、メイン
回路２０２は電池２０７を電源としている。ラン
プ２０６はスイツチ２０８のONで点灯するが、
２０８がONするとランプ対策回路内のタイマー
Ａで設定された時間内は、２０３のゲートへの入
力は“０”となり２０３はOFFしている。この
期間はメイン回路２０２の電源は電池から容量２
０１に切り換わる。さらに２０４内のタイマーＢ
により設定された時間内は、２０５から２０２へ
供給されるクロツクは２０２内のデータ保持用の
ラツチがデータ保持するような論理レベルにあ
る。
第４図は出力にラツチを備えたダイナミツク
PLAであり、PLAの動作クロツクはφ１、ラツ
チクロツクはφ2′である。φ１，φ2′は第３図ａ
のクロツク形成回路（第２図内の２０５の内部に
ある）で形成され、そのタイミング関係を同図ｂ
に示す。第４図のPLAの動作は第１図に示した
例に準じており、PLAでデコードされたデータ
はクロツクφ２により、ラツチ内に書き込まれ
る。ラツチ内のデータはφ2′＝“０”で保持され
る。
PLAであり、PLAの動作クロツクはφ１、ラツ
チクロツクはφ2′である。φ１，φ2′は第３図ａ
のクロツク形成回路（第２図内の２０５の内部に
ある）で形成され、そのタイミング関係を同図ｂ
に示す。第４図のPLAの動作は第１図に示した
例に準じており、PLAでデコードされたデータ
はクロツクφ２により、ラツチ内に書き込まれ
る。ラツチ内のデータはφ2′＝“０”で保持され
る。
第５図は第２図内２０４のランプ対策回路の詳
細図である。
細図である。
５０４は通常“０”であるから、２０３のＮチ
ヤネルトランジスタはONしており、メイン回路
２０２の電源はＶDD−ＶSS間にあり、電池から供
給されている。
ヤネルトランジスタはONしており、メイン回路
２０２の電源はＶDD−ＶSS間にあり、電池から供
給されている。
２０８のスイツチがONしてランプ点灯時に
は、５０１のSRラツチがセツトされ、５０３か
らはCR微分回路を介しての微分信号が出力され
る。（第６図のタイミングチヤートを参照）。この
５０３からの微分信号により、５０４，５０５の
SRラツチがセツトされ、インバータ５１７を介
しての５０４の出力信号で、Ｎチヤネルトランジ
スタ２０３はOFFし、メイン回路２０２の電源
は容量２０１でのみ供給される。５０４，５０５
のSRラツチがセツトされるとφ１に同期して５
０９，５１０のSRラツチがセツトされ、LON信
号が出力される。第３図ａに示すようにLON＝
“１”でφ１は“１”に、φ2′は“０”にサプレ
スされる。ただし、φ2′はLONの遅延信号３０２
のＱで“０”にサプレスされる。これはLON、
つまりランプ点灯が第４図のようなダイナミツク
PLAがφ2′＝“０”のデコード状態でONされた場
合に、φ2′を“１”としてラツチに書き込んでか
ら、φ2′を“０”としてこのラツチ４０１のデー
タを保持させるためである。
は、５０１のSRラツチがセツトされ、５０３か
らはCR微分回路を介しての微分信号が出力され
る。（第６図のタイミングチヤートを参照）。この
５０３からの微分信号により、５０４，５０５の
SRラツチがセツトされ、インバータ５１７を介
しての５０４の出力信号で、Ｎチヤネルトランジ
スタ２０３はOFFし、メイン回路２０２の電源
は容量２０１でのみ供給される。５０４，５０５
のSRラツチがセツトされるとφ１に同期して５
０９，５１０のSRラツチがセツトされ、LON信
号が出力される。第３図ａに示すようにLON＝
“１”でφ１は“１”に、φ2′は“０”にサプレ
スされる。ただし、φ2′はLONの遅延信号３０２
のＱで“０”にサプレスされる。これはLON、
つまりランプ点灯が第４図のようなダイナミツク
PLAがφ2′＝“０”のデコード状態でONされた場
合に、φ2′を“１”としてラツチに書き込んでか
ら、φ2′を“０”としてこのラツチ４０１のデー
タを保持させるためである。
トランジスタ２０３をOFFさせてメイン回路
２０２の電源を容量としている時間は５０７，５
０８の２個のフリツプ・フロツプで構成されるタ
イマーＡ（この例では２〜4msecのタイマー）で
決定される。LONと“１”として４０１のラツ
チをデータ保持状態にする時間は、５１３，５１
４の２個のフリツプ・フロツプで構成されるタイ
マーＢ（この例では7.8〜15.6msecのタイマー）
で決定される。タイマーＡ，ＢとSRラツチ５０
１，５０２はLONが“０”となつてからφ2′に同
期してリセツトされる。タイマーＡで一時的に電
源を容量２０１から供給し、タイマーＢではＡよ
りも長い設定時間でランプON時の大電流を完全
に回避させてダイナミツク回路のデータ保持を保
障させている。
２０２の電源を容量としている時間は５０７，５
０８の２個のフリツプ・フロツプで構成されるタ
イマーＡ（この例では２〜4msecのタイマー）で
決定される。LONと“１”として４０１のラツ
チをデータ保持状態にする時間は、５１３，５１
４の２個のフリツプ・フロツプで構成されるタイ
マーＢ（この例では7.8〜15.6msecのタイマー）
で決定される。タイマーＡ，ＢとSRラツチ５０
１，５０２はLONが“０”となつてからφ2′に同
期してリセツトされる。タイマーＡで一時的に電
源を容量２０１から供給し、タイマーＢではＡよ
りも長い設定時間でランプON時の大電流を完全
に回避させてダイナミツク回路のデータ保持を保
障させている。
本発明の例ではダイナミツクPLAについての
説明を行つたが、このようなダイナミツク動作を
行なう回路としては他にダイナミツクROMが挙
げられる。PLAは１個の出力データを得るため
の入力データは複数であるのに対して、ROMは
１個の出力データを得るための入力データは１個
のみである。ROMの構成はPLA（第１図のよう
な）と同じく直列、並列のトランジスタ接続が考
えられ、その動作もPLAに準じている。ROM
は、多量のマイクロ命令を含んでおり、アドレ
ス・ポインタで指定されたアドレスの命令データ
は命令保持用のインストラクシヨンレジスタに格
納される。この場合も、そのインストラクシヨン
レジスタをスタテイツク化し、ランプ点灯時にそ
のクロツクをレジスタのデータ保持状態となるよ
うに定めれば、ランプ点灯による電圧降下の影響
をまぬがれることができる。
説明を行つたが、このようなダイナミツク動作を
行なう回路としては他にダイナミツクROMが挙
げられる。PLAは１個の出力データを得るため
の入力データは複数であるのに対して、ROMは
１個の出力データを得るための入力データは１個
のみである。ROMの構成はPLA（第１図のよう
な）と同じく直列、並列のトランジスタ接続が考
えられ、その動作もPLAに準じている。ROM
は、多量のマイクロ命令を含んでおり、アドレ
ス・ポインタで指定されたアドレスの命令データ
は命令保持用のインストラクシヨンレジスタに格
納される。この場合も、そのインストラクシヨン
レジスタをスタテイツク化し、ランプ点灯時にそ
のクロツクをレジスタのデータ保持状態となるよ
うに定めれば、ランプ点灯による電圧降下の影響
をまぬがれることができる。
こうしてランプ等の重負荷時に電源電圧が大き
く降圧した場合でも、電源を一時的に容量に切換
え、データをラツチで保持することにより、ダイ
ナミツク回路の動作に支障をきたすことない時計
用電子回路が得られる。
く降圧した場合でも、電源を一時的に容量に切換
え、データをラツチで保持することにより、ダイ
ナミツク回路の動作に支障をきたすことない時計
用電子回路が得られる。
第１図……ダイナミツクPLAとその動作クロ
ツクのタイミングチヤート、第２図……ランプ対
策用回路を含むブロツク図、第３図……クロツク
信号形成回路、第４図……ラツチ付ダイナミツク
PLA、第５図……ランプ対策用回路の構成図、
第６図……ランプON時のタイミング・チヤー
ト。
ツクのタイミングチヤート、第２図……ランプ対
策用回路を含むブロツク図、第３図……クロツク
信号形成回路、第４図……ラツチ付ダイナミツク
PLA、第５図……ランプ対策用回路の構成図、
第６図……ランプON時のタイミング・チヤー
ト。
Claims (1)
- １ データを格納するスタテイツクラツチを有
し、ダイナミツク動作を行うメイン回路、前記メ
イン回路に並列に接続され、通常時に前記メイン
回路の電源となる電池、ランプ等の重負荷回路、
前記重負荷回路が駆動された時に前記メイン回路
の電源となる容量を有する電子時計用回路におい
て、前記重負荷回路が駆動された時に、前記メイ
ン回路の電源を前記電池から前記容量へ切換える
切換え回路と、前記切換え回路からの信号を入力
し前記メイン回路の電源を前記電池から前記容量
へ切換えている時間を設定する第１タイマー回路
と、前記切換え回路からの信号を入力し前記デー
タを前記スタテイツクラツチに保持させておく前
記第１タイマー回路の設定時間よりも長い時間を
設定する第２タイマー回路とからなる制御回路を
具備することを特徴とする電子時計用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2847580A JPS56124079A (en) | 1980-03-06 | 1980-03-06 | Circuit for electronic timepiece |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2847580A JPS56124079A (en) | 1980-03-06 | 1980-03-06 | Circuit for electronic timepiece |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56124079A JPS56124079A (en) | 1981-09-29 |
| JPS6256994B2 true JPS6256994B2 (ja) | 1987-11-28 |
Family
ID=12249662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2847580A Granted JPS56124079A (en) | 1980-03-06 | 1980-03-06 | Circuit for electronic timepiece |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56124079A (ja) |
-
1980
- 1980-03-06 JP JP2847580A patent/JPS56124079A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56124079A (en) | 1981-09-29 |
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