JPS625729A - Ｄａ変換器 - Google Patents
Ｄａ変換器Info
- Publication number
- JPS625729A JPS625729A JP14425385A JP14425385A JPS625729A JP S625729 A JPS625729 A JP S625729A JP 14425385 A JP14425385 A JP 14425385A JP 14425385 A JP14425385 A JP 14425385A JP S625729 A JPS625729 A JP S625729A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- output
- transistors
- differential amplifier
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は等電流加算（セグメント）形のＤＡ変換器に関
し、特に高い変換周波数での動作時に発生しアナログ出
力に含まれるグリッチを除去するのに好適なりＡ変換器
に関するものである。
し、特に高い変換周波数での動作時に発生しアナログ出
力に含まれるグリッチを除去するのに好適なりＡ変換器
に関するものである。
従来のＤＡ変換器には、第２図に示すように、入力した
ディジタル信号の上位ｍビットをセグメント形ＤＡコン
バータで、一方の下位ｎビットをＲ−２Ｒ抵抗ラダー形
ＤＡコンバータで処理する折衷形のものがある。この方
式は、■上位ｍピントを等電流加算形でＤＡ変換するた
めに上位ビットの切替時に発生し易いヒゲ状のノイズす
なわちグリッチが少ない、また、■抵抗器Ｒ，２Ｒを減
らし等電流回路で回路構成できるので、■Ｃ化に当って
は変換精度の向上が図れる。などの利点があるために広
く使用されている。
ディジタル信号の上位ｍビットをセグメント形ＤＡコン
バータで、一方の下位ｎビットをＲ−２Ｒ抵抗ラダー形
ＤＡコンバータで処理する折衷形のものがある。この方
式は、■上位ｍピントを等電流加算形でＤＡ変換するた
めに上位ビットの切替時に発生し易いヒゲ状のノイズす
なわちグリッチが少ない、また、■抵抗器Ｒ，２Ｒを減
らし等電流回路で回路構成できるので、■Ｃ化に当って
は変換精度の向上が図れる。などの利点があるために広
く使用されている。
この折衷形ＤＡ変換器は、入力した（ｍ＋ｎ）ビットの
ディジタル信号を精度良くアナログ量に変換しアナログ
出力するため、上位ｍビットのディジタル信号に対して
、第３図にも示したドライバ一部１（の各ドライバー１
１〜１３）がそれを入力して、（２ｍ−１）個のデコー
ダ（２１〜２７）からなるセグメントデコーダ部２がそ
の出力（Ａ−Ｃ。
ディジタル信号を精度良くアナログ量に変換しアナログ
出力するため、上位ｍビットのディジタル信号に対して
、第３図にも示したドライバ一部１（の各ドライバー１
１〜１３）がそれを入力して、（２ｍ−１）個のデコー
ダ（２１〜２７）からなるセグメントデコーダ部２がそ
の出力（Ａ−Ｃ。
Ａ−Ｃ）を（２”−１）ビットにデコードし、その出力
（ｆｘ〜ｆ）＋ｆ１〜ｆフ）で電流スイッチ部３の対応
する（２ｍ−１）個のスイッチ・定電流源（３１〜３７
）をオフあるいはオン状態に切替えるコトニより、”Ｏ
”（Ｖ） 〜”−（２ｍ−１）Ｘ Ｉ ｏＸ（２／３）
・Ｒ” （Ｖ ）の電圧範囲でアナログ量に変換する。
（ｆｘ〜ｆ）＋ｆ１〜ｆフ）で電流スイッチ部３の対応
する（２ｍ−１）個のスイッチ・定電流源（３１〜３７
）をオフあるいはオン状態に切替えるコトニより、”Ｏ
”（Ｖ） 〜”−（２ｍ−１）Ｘ Ｉ ｏＸ（２／３）
・Ｒ” （Ｖ ）の電圧範囲でアナログ量に変換する。
なお、第３図のセグメント形ＤＡコンバータはｍ＝３の
場合である。第４図は第２図、第３図にＪ３ける１系統
すなわちドライバ一部１．セグメントデコーダ部２．電
流スイッチ部３の各１つずつのみの回路図である。
場合である。第４図は第２図、第３図にＪ３ける１系統
すなわちドライバ一部１．セグメントデコーダ部２．電
流スイッチ部３の各１つずつのみの回路図である。
一方、下位ｎビットのディジタル信号に対しては、Ｒ−
２Ｒ抵抗ラダー形ＤＡコンバータのＲ−２Ｒドライバ一
部４がそれを入力し、その出力で直接ｎ個のスイッチを
オフあるいはオン状態に切替えることで、Ｒ−２Ｒラダ
ー抵抗網によって、”Ｏ”（Ｖ）〜“−（１−（１／２
’））ＸＩＯＸ（２／３）−Ｒ”（Ｖ）の電圧範囲でア
ナログ量に変換する。
２Ｒ抵抗ラダー形ＤＡコンバータのＲ−２Ｒドライバ一
部４がそれを入力し、その出力で直接ｎ個のスイッチを
オフあるいはオン状態に切替えることで、Ｒ−２Ｒラダ
ー抵抗網によって、”Ｏ”（Ｖ）〜“−（１−（１／２
’））ＸＩＯＸ（２／３）−Ｒ”（Ｖ）の電圧範囲でア
ナログ量に変換する。
入力した（ｍ＋ｎ）ビットのディジタル信号に対応する
アナログ出力は、上記の両アナログ量を加算したものと
なる。
アナログ出力は、上記の両アナログ量を加算したものと
なる。
しかし、この折衷形ＤＡ変換器においては、■セグメン
ト形ＤＡコンバータのドライバ一部１に高速動作の回路
を使用する必要があるが、 ｍ＋ｎ（＝Ｋ（一定））ビ
ットのＤＡ変換器を１チツプＩＣ化したとき等、各々の
動作速度が揃わないと、ドライバ一部１の出力波形に時
間的なバラツキが生じグリッチが発生してしまう、また
、■セグメント形ＤＡコンバータのセグメントデコーダ
部２が出力するスイッチ駆動信号にも時間的なズレが生
じているが、ｍ ＋ ｎ （＝ Ｋ （一定））ビット
のＤＡ変換器を１チツプＩＣ化したとき等、この時間ズ
レを合せることが難しいために、上位ｍビットと下位ｎ
ビットの切替り時点ごとにグリッチが発生していた。な
お、この種の回路として関連するものには、例えば特願
昭５９−１１０７３６号公報。
ト形ＤＡコンバータのドライバ一部１に高速動作の回路
を使用する必要があるが、 ｍ＋ｎ（＝Ｋ（一定））ビ
ットのＤＡ変換器を１チツプＩＣ化したとき等、各々の
動作速度が揃わないと、ドライバ一部１の出力波形に時
間的なバラツキが生じグリッチが発生してしまう、また
、■セグメント形ＤＡコンバータのセグメントデコーダ
部２が出力するスイッチ駆動信号にも時間的なズレが生
じているが、ｍ ＋ ｎ （＝ Ｋ （一定））ビット
のＤＡ変換器を１チツプＩＣ化したとき等、この時間ズ
レを合せることが難しいために、上位ｍビットと下位ｎ
ビットの切替り時点ごとにグリッチが発生していた。な
お、この種の回路として関連するものには、例えば特願
昭５９−１１０７３６号公報。
［本質的に単調性をもった１２ビットＤ−Ａ変換器」電
子通信学会誌９／’８０９ ｐｐ９８２などが挙げられ
る。
子通信学会誌９／’８０９ ｐｐ９８２などが挙げられ
る。
本発明の目的は、このような従来の問題を解決し、等電
流加算形とＲ−２Ｒ抵抗ラダー形との折衷形ＤＡ変換器
において、簡単かつ安価な方法により、高い変換周波数
での動作時にアナログ出力に含むグリッチを除去するこ
とのできるＤＡ変換器を提供することにある。
流加算形とＲ−２Ｒ抵抗ラダー形との折衷形ＤＡ変換器
において、簡単かつ安価な方法により、高い変換周波数
での動作時にアナログ出力に含むグリッチを除去するこ
とのできるＤＡ変換器を提供することにある。
上記目的を達成するため、本発明のＤＡ変換器は、複数
個のディジタル信号を入力する手段（ドライバ一部１）
と、該入力手段の複数個の出力信号を１０進符号化して
定電流源１．をスイッチングするデコード手段（セグメ
ントデコーダ部２）を有するディジタル・アナログ変換
器（以下、ＤＡ変換器と呼ぶ）において、上記出力信号
を１０進符号化するデコード手段の差動増幅器を、左側
のトランジスタと右側のトランジスタとを同じ個数で構
成することに特徴がある。
個のディジタル信号を入力する手段（ドライバ一部１）
と、該入力手段の複数個の出力信号を１０進符号化して
定電流源１．をスイッチングするデコード手段（セグメ
ントデコーダ部２）を有するディジタル・アナログ変換
器（以下、ＤＡ変換器と呼ぶ）において、上記出力信号
を１０進符号化するデコード手段の差動増幅器を、左側
のトランジスタと右側のトランジスタとを同じ個数で構
成することに特徴がある。
以下、本発明の実施例を図面により説明する。
始めに、前述したセグメント形ＤＡコンバータのドライ
バ一部１の各出力波形が時間的にバラツくのを除去する
方法について第５図〜第６図（ａ）。
バ一部１の各出力波形が時間的にバラツくのを除去する
方法について第５図〜第６図（ａ）。
（ｂ）により詳細に述べる。
第５図は前述した第３図のドライバ一部１のＭ。
Ｓ、Ｂ（３１上位ビット）を入力するドライバ１１の回
路図、第６図（ａ）、（ｂ）はドライバ一部１の出力波
形を示す図である。
路図、第６図（ａ）、（ｂ）はドライバ一部１の出力波
形を示す図である。
ドライバ１１は、Ｍ、Ｓ、Ｂのディジタル信号を抵抗器
Ｒ，−Ｒ３、トランジスタＴｒ１．Ｔｒ２からなる差動
増幅器へ入力するとバイアス電圧ＶＢＩを基に出力信号
Ａ、Ａをそれぞれ” ）（ＩＩ 、 Ｌ＃ Ｌ 、″の
状態にする。
Ｒ，−Ｒ３、トランジスタＴｒ１．Ｔｒ２からなる差動
増幅器へ入力するとバイアス電圧ＶＢＩを基に出力信号
Ａ、Ａをそれぞれ” ）（ＩＩ 、 Ｌ＃ Ｌ 、″の
状態にする。
今、第３図のドライバ１１〜１３における各出力波形の
時間的バラツキをなくすため、先ず差動増幅器の抵抗器
をＲ１＋Ｒ２１：Ｒ１＋Ｒ２２＝Ｒ（一定）のままで、
抵抗器Ｒ，とＲ２、、Ｒ２２の比率を各ドライバ１１〜
１３ごとに変えて、第６図（、）に示すような３種類の
出力波形Ａ、Ｂ。
時間的バラツキをなくすため、先ず差動増幅器の抵抗器
をＲ１＋Ｒ２１：Ｒ１＋Ｒ２２＝Ｒ（一定）のままで、
抵抗器Ｒ，とＲ２、、Ｒ２２の比率を各ドライバ１１〜
１３ごとに変えて、第６図（、）に示すような３種類の
出力波形Ａ、Ｂ。
Ｃを得る。ただし、各差動増幅器のしきい値電圧はＶＢ
Ｉである。
Ｉである。
例えば、Ａ、Ｂ、Ｃの各電圧をそれぞれＶＡ＝０（Ｖ）
、ＶＢ＝−０，２（Ｖ）、Ｖｃ＝−０，４（Ｖ）に、Ａ
、Ｂ、Ｃ（７）各電圧をｖ’；ｚ＝ｖＨ＝ｖＨ＝−ｏ、
ａ（ｖ）にする場合は、Ｍ、Ｓ、Ｂの抵抗器をＲ１＝０
（ΩＬ Ｒ２ｔ ｖ Ｒ２２＝８００（Ω）、２ビツト
目の抵抗器をＲ１＝２００（Ω）、Ｒ２１。
、ＶＢ＝−０，２（Ｖ）、Ｖｃ＝−０，４（Ｖ）に、Ａ
、Ｂ、Ｃ（７）各電圧をｖ’；ｚ＝ｖＨ＝ｖＨ＝−ｏ、
ａ（ｖ）にする場合は、Ｍ、Ｓ、Ｂの抵抗器をＲ１＝０
（ΩＬ Ｒ２ｔ ｖ Ｒ２２＝８００（Ω）、２ビツト
目の抵抗器をＲ１＝２００（Ω）、Ｒ２１。
Ｒ２２＝６００（Ω）、３ビツト目の抵抗器をＲ１−４
００（Ω）ｔ Ｒ２１ｔ Ｒ２２＝４００（Ω）にする
。ただし、各差動増幅器の電流源の電流値は１ｍＡであ
る。
００（Ω）ｔ Ｒ２１ｔ Ｒ２２＝４００（Ω）にする
。ただし、各差動増幅器の電流源の電流値は１ｍＡであ
る。
上記では各差動増幅器の出力波形の立上り、立下り時間
はＲ（Ω）とＣ３ＵＢ（Ｆ）の積すなわち時定数（秒）
で決まるが、各回路量じであるためにしきい値ＶＢＩを
通過する波形に時間差Ｔ ｌ ｒ Ｔ ２が生じてしま
い未だグリッチの原因となる。なお、Ｃ３ＵＢ（Ｆ）と
は差動増幅器のトランジスタが持つ浮遊容量（特にコレ
クターＶ Ｅ Ｅ （Ｖ）間の静電容量）である。
はＲ（Ω）とＣ３ＵＢ（Ｆ）の積すなわち時定数（秒）
で決まるが、各回路量じであるためにしきい値ＶＢＩを
通過する波形に時間差Ｔ ｌ ｒ Ｔ ２が生じてしま
い未だグリッチの原因となる。なお、Ｃ３ＵＢ（Ｆ）と
は差動増幅器のトランジスタが持つ浮遊容量（特にコレ
クターＶ Ｅ Ｅ （Ｖ）間の静電容量）である。
次に抵抗器Ｒ，とＲ２１、Ｒ２２との比率を変えると共
に、抵抗器Ｒ１＋Ｒ２１＝：Ｒ１＋Ｒ２２＝Ｒの値も各
ドライバ１１〜１３ごとに変化させて、第６図（ｂ）に
示すような出力波形Ａ−Ｃ，Ａ〜Ｃを得る。
に、抵抗器Ｒ１＋Ｒ２１＝：Ｒ１＋Ｒ２２＝Ｒの値も各
ドライバ１１〜１３ごとに変化させて、第６図（ｂ）に
示すような出力波形Ａ−Ｃ，Ａ〜Ｃを得る。
上記と同様、例えばｖＡ＝ｏ（ｖ）、ＶＢ＝−０゜２
（Ｖ）、 Ｖ ｃ ＝ −０、４（Ｖ）に、一方の■τ
＝−０，８（Ｖ）、ＶＢ＝−１，０（ｖ）、ＶＡ＝
１．２（Ｖ）にする場合は、Ｍ、Ｓ、Ｂの抵抗器をＲ１
＝０（ΩＬ Ｒ２１ｔ Ｒ２２＝１２００（Ω）、２ビ
ツト目の抵抗器をＲ１＝２００（ΩＬ Ｒ２１ｖ Ｒ２
２＝８００（Ω）、３ビツト目の抵抗器をＲ１＝４００
（ΩＬ Ｒ２ｔ ｖ Ｒ２２＝４００（Ω）にする、た
だし、各差動増幅器の電流源の電流値は１ｍＡである。
（Ｖ）、 Ｖ ｃ ＝ −０、４（Ｖ）に、一方の■τ
＝−０，８（Ｖ）、ＶＢ＝−１，０（ｖ）、ＶＡ＝
１．２（Ｖ）にする場合は、Ｍ、Ｓ、Ｂの抵抗器をＲ１
＝０（ΩＬ Ｒ２１ｔ Ｒ２２＝１２００（Ω）、２ビ
ツト目の抵抗器をＲ１＝２００（ΩＬ Ｒ２１ｖ Ｒ２
２＝８００（Ω）、３ビツト目の抵抗器をＲ１＝４００
（ΩＬ Ｒ２ｔ ｖ Ｒ２２＝４００（Ω）にする、た
だし、各差動増幅器の電流源の電流値は１ｍＡである。
この後、上記の時間差Ｔ １ ＃ Ｔ ２を零すなわち
第６図（ｂ）に示すようにシキイ値ＶＢＩを通過する立
上り、立下り波形を１点に集中させるため、各ドライバ
１１〜１３の時定数を変えて出力波形の立上り、立下り
時間を変える。つまり今、各差動増幅器の合計抵抗Ｒ（
Ω）は、Ｍ、Ｓ、Ｂが１．２（ＫΩ）、２ビツト目が１
（ＫΩ）、３ビツト目が０゜８（ＫΩ）の状態にある。
第６図（ｂ）に示すようにシキイ値ＶＢＩを通過する立
上り、立下り波形を１点に集中させるため、各ドライバ
１１〜１３の時定数を変えて出力波形の立上り、立下り
時間を変える。つまり今、各差動増幅器の合計抵抗Ｒ（
Ω）は、Ｍ、Ｓ、Ｂが１．２（ＫΩ）、２ビツト目が１
（ＫΩ）、３ビツト目が０゜８（ＫΩ）の状態にある。
その関係から、Ｍ、Ｓ、Ｂの時定数（ＲＸＣＳＵＢ）＜
２ビツト目の時定数（ＲＸＣＳＵＢ）＜３ビツト目の時
定数（ＲＸＣＳＵＢ）の関係となるように、各差動増幅
器のＣ８Ｕ Ｂ （Ｆ）を異ならせる。すなわち、Ｍ、
Ｓ、ＢのＣ８Ｕ Ｂ （Ｆ）＜＜ ２ビツト目のＣ３Ｕ
Ｂ（Ｆ）＜＜３ビツト目のＣ３ＵＢ（Ｆ）にする。
２ビツト目の時定数（ＲＸＣＳＵＢ）＜３ビツト目の時
定数（ＲＸＣＳＵＢ）の関係となるように、各差動増幅
器のＣ８Ｕ Ｂ （Ｆ）を異ならせる。すなわち、Ｍ、
Ｓ、ＢのＣ８Ｕ Ｂ （Ｆ）＜＜ ２ビツト目のＣ３Ｕ
Ｂ（Ｆ）＜＜３ビツト目のＣ３ＵＢ（Ｆ）にする。
例えばトランジスタＴ ｒ １を２個あるいは３個並列
接続することにより、上記のＣ３ＵＢ（Ｆ）の関係を実
現し、各出力波形をしきい値ＶＢＩ上の１点で交叉させ
る。
接続することにより、上記のＣ３ＵＢ（Ｆ）の関係を実
現し、各出力波形をしきい値ＶＢＩ上の１点で交叉させ
る。
このように、上位ｍビットを入力する各差動増幅器の抵
抗値および浮遊容量値を変えることで。
抗値および浮遊容量値を変えることで。
各出力波形の立上り、立下りにおけるしきい値ＶＢＩ通
過を同一時刻にすることができ、グリッチを除去する。
過を同一時刻にすることができ、グリッチを除去する。
なお、この方法をＲ−２Ｒドライバ一部４にも実施する
ことにより同様の効果を得ることができる。
ことにより同様の効果を得ることができる。
次に、前述したセグメント形ＤＡコンバータのセグメン
トデコーダ部２の各出力における時間的なズレをなくす
方法について第１図、第７図、第８図により詳細に述べ
る。
トデコーダ部２の各出力における時間的なズレをなくす
方法について第１図、第７図、第８図により詳細に述べ
る。
第７図は前述した第３図のデコーダ２１の回路図、第１
図は第３図の各デコーダ２１〜２７の回路図、第８図は
第１図の各回路の真理値表である。
図は第３図の各デコーダ２１〜２７の回路図、第８図は
第１図の各回路の真理値表である。
ただし、この場合も上記と同様ｍ＝３である。
各デコーダ２１ａ〜２７ａは、各ドライバ１１〜１３の
出力Ａ−Ｃ，Ａ−でを受信し、第８図の内容で１０進符
号化した出力ｆ１〜ｆ７により、次段にある対応のスイ
ッチ・定電流源３１〜３７を駆動する。なお、第３図の
番号にａを付加したのは後述する方法でトランジスタの
個数を変えたからである。
出力Ａ−Ｃ，Ａ−でを受信し、第８図の内容で１０進符
号化した出力ｆ１〜ｆ７により、次段にある対応のスイ
ッチ・定電流源３１〜３７を駆動する。なお、第３図の
番号にａを付加したのは後述する方法でトランジスタの
個数を変えたからである。
デコーダ２１ａ〜２７ａの各出力における時間的なズレ
は、差動増幅器を構成する左右のトランジスタ個数が異
なるため、各出力ｆ１〜ｆ７の立上り、立下り時間にズ
レが生じてグリッチの原因となる。
は、差動増幅器を構成する左右のトランジスタ個数が異
なるため、各出力ｆ１〜ｆ７の立上り、立下り時間にズ
レが生じてグリッチの原因となる。
例えば（最上段の）デコーダ２１の左側のトランジスタ
が３個で、一方、（最下段の）デコーダ２７のトランシ
タが１個の場合であると、前述した浮遊容量Ｃ５ＵＢ（
Ｆ）が１〜３倍の値まで異なり時定数に差がでるために
、出力ｆｌと出力ｆ７との波形の立上り、立下り時間に
ズレが発生し、アナログ出力にグリッチが生ずる。
が３個で、一方、（最下段の）デコーダ２７のトランシ
タが１個の場合であると、前述した浮遊容量Ｃ５ＵＢ（
Ｆ）が１〜３倍の値まで異なり時定数に差がでるために
、出力ｆｌと出力ｆ７との波形の立上り、立下り時間に
ズレが発生し、アナログ出力にグリッチが生ずる。
デコーダ２１ａ〜２７ａにおいて、この時間的なズレを
なくすため、第１図に示すように、差動増＠躇を構成し
ているトランジスタの個数を左右。
なくすため、第１図に示すように、差動増＠躇を構成し
ているトランジスタの個数を左右。
各入力ごとに一致させる。すなわち、トランジスタの個
数を全て３個にする。なお、右側はしきい値電圧ＶＢ２
を入力するトランジスターも含めて３個にする。
数を全て３個にする。なお、右側はしきい値電圧ＶＢ２
を入力するトランジスターも含めて３個にする。
このように、差動増幅器を構成する左右のトランジスタ
ーの個数を合致させ、時定数を同じにすることで、各出
力ｆ、−ｆ７間の立上り時間と立下り時間を全て一致さ
せることができる。Ｙ１〜ｆ７についても同じである。
ーの個数を合致させ、時定数を同じにすることで、各出
力ｆ、−ｆ７間の立上り時間と立下り時間を全て一致さ
せることができる。Ｙ１〜ｆ７についても同じである。
また、Ｒ−２Ｒ抵抗ラダー形ＤＡコンバータのＲ−２Ｒ
ドライバ一部４において、下位ｎビットを入力する差動
増幅器の左右のトランジスタを同数設けることで、セグ
メント形ＤＡコンバータとＲ−２Ｒ抵抗ラダー形ＤＡコ
ンバータとの出力ｆの立上り、立下り時間をも一致させ
ることができる。なお、実際にはセグメント形ＤＡコン
バータとＲ−２Ｒ抵抗ラダー形ＤＡコンバータの遅延時
間を比較すると、セグメントデコーダ部４の分だけ上位
ｍビットの時間が多くなるので、これを一致させるため
、Ｒ−２Ｒドライバ一部４内にセグメントデコーダ部２
と同数のトランジスタを設けて更に変換精度を高めるこ
ともできる。
ドライバ一部４において、下位ｎビットを入力する差動
増幅器の左右のトランジスタを同数設けることで、セグ
メント形ＤＡコンバータとＲ−２Ｒ抵抗ラダー形ＤＡコ
ンバータとの出力ｆの立上り、立下り時間をも一致させ
ることができる。なお、実際にはセグメント形ＤＡコン
バータとＲ−２Ｒ抵抗ラダー形ＤＡコンバータの遅延時
間を比較すると、セグメントデコーダ部４の分だけ上位
ｍビットの時間が多くなるので、これを一致させるため
、Ｒ−２Ｒドライバ一部４内にセグメントデコーダ部２
と同数のトランジスタを設けて更に変換精度を高めるこ
ともできる。
第９図（ａ）、（ｂ）は、それぞれ従来例におけるアナ
ログ出力２本発明を実施した場合のアナログ出力を示す
図である。
ログ出力２本発明を実施した場合のアナログ出力を示す
図である。
このように、上述した本発明によるのドライバ一部１の
各出力波形をＶＢＩで１点に集中させる、■セグメント
デコーダ部２の各差動増幅器における左右のトランジス
タ数を一致させる、などを実施することにより、アナロ
グ出力に含まれていた同図（ａ）の大きなグリッチが同
図（ｂ）のように無視できる程に除去できた。
各出力波形をＶＢＩで１点に集中させる、■セグメント
デコーダ部２の各差動増幅器における左右のトランジス
タ数を一致させる、などを実施することにより、アナロ
グ出力に含まれていた同図（ａ）の大きなグリッチが同
図（ｂ）のように無視できる程に除去できた。
第１０図、第１１図はラッチ回路を用いた場合の１系統
を示す回路図である。なお、図中の１０１．１０２はそ
れぞれドライバー１１〜１３．デコーダ２１ａ〜２７ａ
内のラッチ回路である。
を示す回路図である。なお、図中の１０１．１０２はそ
れぞれドライバー１１〜１３．デコーダ２１ａ〜２７ａ
内のラッチ回路である。
ＤＡ変換器に入力される（ｍ ＋ ｎ ）ビットのディ
ジタル信号の時間的なバラツキを抑止して、ドライバー
１１〜１３またはデコーダ２１ａ〜２７ａに送出し、上
述した本発明の効果をより高めるためのラッチ回路を挿
入する方法である。第１０図のラッチ回路１０１は、内
部クロックφ、φにより、φがＩＩ Ｈ１９のときディ
ジタル信号を取込み、φが″Ｌ′″→パＨ′″のときそ
れを同回路のトランジスタでラッチする。第１１図のラ
ッチ回路も同様にＴがＩＩ ＨＩＩのとき前段のドライ
バーの出力信号を取込み、■が４ Ｌ Ｈ→ＩＩ Ｈｐ
ｇのときそれを同様にラッチする。なお、ＤＡ変換器内
のラッチ回路数としては、ドライバー１１〜１３に挿入
した方が少なくできる。
ジタル信号の時間的なバラツキを抑止して、ドライバー
１１〜１３またはデコーダ２１ａ〜２７ａに送出し、上
述した本発明の効果をより高めるためのラッチ回路を挿
入する方法である。第１０図のラッチ回路１０１は、内
部クロックφ、φにより、φがＩＩ Ｈ１９のときディ
ジタル信号を取込み、φが″Ｌ′″→パＨ′″のときそ
れを同回路のトランジスタでラッチする。第１１図のラ
ッチ回路も同様にＴがＩＩ ＨＩＩのとき前段のドライ
バーの出力信号を取込み、■が４ Ｌ Ｈ→ＩＩ Ｈｐ
ｇのときそれを同様にラッチする。なお、ＤＡ変換器内
のラッチ回路数としては、ドライバー１１〜１３に挿入
した方が少なくできる。
以上説明したように、本発明によれば、上位ｍビットを
セグメント形ＤＡコンバータで、一方の下位ｎビットを
Ｒ−２Ｒ抵抗ラダー形ＤＡコンバータで行う折衷形ＤＡ
変換器において、ドライバ一部１の各差動増幅器におけ
る抵抗器およびトランジスタの浮遊容量を変えて各出力
波形の時間的バラツキをなくすと共に、セグメントデコ
ーダ部２の各差動増幅器における左右のトランジスタ個
数を一致させて各出力の時間的ズレをなくすので。
セグメント形ＤＡコンバータで、一方の下位ｎビットを
Ｒ−２Ｒ抵抗ラダー形ＤＡコンバータで行う折衷形ＤＡ
変換器において、ドライバ一部１の各差動増幅器におけ
る抵抗器およびトランジスタの浮遊容量を変えて各出力
波形の時間的バラツキをなくすと共に、セグメントデコ
ーダ部２の各差動増幅器における左右のトランジスタ個
数を一致させて各出力の時間的ズレをなくすので。
高い変換周波数での動作時にアナログ出力に含むグリッ
チは除去される。
チは除去される。
第１図は本発明の一実施例を示す各デコーダの回路図、
第２図は従来の折衷形ＤＡ変換器の構成図、第３図はセ
グメント形ＤＡコンバータの構成ブロック図、第４図は
第３図の１系統分を示す回路図、第５図は第３図のドラ
イバーの回路図、第６図（ａ）、（ｂ）は本発明の詳細
な説明するための波形図、第７図は第３図のデコーダの
回路図、第８図は第１図の真理値表を示す図、第９図（
ａ）。 （ｂ）は本発明の詳細な説明するためのアナログ出力を
示す図、第１０図、第１１図はラッチ回路を用いた場合
の１系統分を示す回路図である。 １ニドライバ一部、２：セグメントデコーダ部、３：電
流スイッチ部、４：Ｒ−２Ｒドライバ一部、１１〜１３
ｙｌｌａニドライバー、２１〜２７゜２１ａ〜２７ａ、
２１ｂ：デコーダ、３１〜３７：スイッチ・定電流源、
１０１，１０２：ラッチ回路。 第１図 第３図 の せ 第 ５ 図 第７図 第６図 （ａ） 第 ９ 図 （ａ）
第２図は従来の折衷形ＤＡ変換器の構成図、第３図はセ
グメント形ＤＡコンバータの構成ブロック図、第４図は
第３図の１系統分を示す回路図、第５図は第３図のドラ
イバーの回路図、第６図（ａ）、（ｂ）は本発明の詳細
な説明するための波形図、第７図は第３図のデコーダの
回路図、第８図は第１図の真理値表を示す図、第９図（
ａ）。 （ｂ）は本発明の詳細な説明するためのアナログ出力を
示す図、第１０図、第１１図はラッチ回路を用いた場合
の１系統分を示す回路図である。 １ニドライバ一部、２：セグメントデコーダ部、３：電
流スイッチ部、４：Ｒ−２Ｒドライバ一部、１１〜１３
ｙｌｌａニドライバー、２１〜２７゜２１ａ〜２７ａ、
２１ｂ：デコーダ、３１〜３７：スイッチ・定電流源、
１０１，１０２：ラッチ回路。 第１図 第３図 の せ 第 ５ 図 第７図 第６図 （ａ） 第 ９ 図 （ａ）
Claims (4)
- （１）複数個のディジタル信号を入力する手段と、該入
力手段の複数個の出力信号を１０進符号化して定電流源
をスイッチングするデコード手段を有するディジタル・
アナログ変換器（以下、ＤＡ変換器と呼ぶ）において、
上記出力信号を１０進符号化するデコード手段の差動増
幅器を、左側のトランジスタと右側のトランジスタとを
同じ個数で構成することを特徴とするＤＡ変換器。 - （２）前記入力手段は、複数個の前記出力信号の立上り
および立下り波形を同一時点で交叉するように該入力手
段の差動増幅器のトランジスタ浮遊容量を前記ディジタ
ル信号ごとに異ならせた回路であることを特徴とする特
許請求の範囲第１項記載のＤＡ変換器。 - （３）前記デコード手段は、前記入力手段の出力信号を
ラッチする格納手段を具備することを特徴とする特許請
求の範囲第１項又は第２項記載のＤＡ変換器。 - （４）前記入力手段は、入力したディジタル信号をラッ
チする格納手段を具備することを特徴とする特許請求の
範囲第１項又は第２項記載のＤＡ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14425385A JPS625729A (ja) | 1985-07-01 | 1985-07-01 | Ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14425385A JPS625729A (ja) | 1985-07-01 | 1985-07-01 | Ｄａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS625729A true JPS625729A (ja) | 1987-01-12 |
Family
ID=15357796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14425385A Pending JPS625729A (ja) | 1985-07-01 | 1985-07-01 | Ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS625729A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01109924A (ja) * | 1987-10-23 | 1989-04-26 | Fujitsu Ltd | デジタル・アナログ変換器 |
| US8421662B2 (en) | 2010-08-30 | 2013-04-16 | Renesas Electronics Corporation | DA converter |
-
1985
- 1985-07-01 JP JP14425385A patent/JPS625729A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01109924A (ja) * | 1987-10-23 | 1989-04-26 | Fujitsu Ltd | デジタル・アナログ変換器 |
| US8421662B2 (en) | 2010-08-30 | 2013-04-16 | Renesas Electronics Corporation | DA converter |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6172634B1 (en) | Methods and apparatus for providing analog-fir-based line-driver with pre-equalization | |
| US5379040A (en) | Digital-to-analog converter | |
| US6388598B2 (en) | D/A converter | |
| EP0169210B1 (en) | Dynamic ecl circuit adapted to drive loads having significant capacitance | |
| IL99050A (en) | Media gang | |
| EP1479169A2 (en) | Low capacitance, low kickback noise input stage of a multi-level quantizer with dithering and multi-threshold generation for a multi-bit sigma-delta modulator | |
| JPS6360568B2 (ja) | ||
| US5459466A (en) | Method and apparatus for converting a thermometer code to a gray code | |
| US6362766B1 (en) | Variable pulse PWM DAC method and apparatus | |
| US4675553A (en) | Sequential logic circuits implemented with inverter function logic | |
| JPH066229A (ja) | Ｄ／ａ変換器 | |
| US5748128A (en) | Reduced current quadratic digital/analog converter with improved settling-time | |
| US6747583B2 (en) | Compensating circuit for use in a switch circuit comprising scaled current steering switches, a switch circuit comprising the compensating circuit, and a method for minimising time-skew in switching scaled current steering switches | |
| JPS625729A (ja) | Ｄａ変換器 | |
| EP0720300A1 (en) | Digital/analog (D/A) converting device with unit current generating circuit having differential switching and reference voltage generating circuits | |
| EP2364528A1 (en) | System and method for converting between cml signal logic families | |
| JPS5938771B2 (ja) | Ｐｃｍ文字からステツプ状アナログ信号を発生する復号器 | |
| EP1473835A2 (en) | Per-element resampling for a digital-to-analog converter | |
| US5296857A (en) | Digital to analog converter with precise linear output for both positive and negative digital input values | |
| JP2553177B2 (ja) | サンプル及び保持ステージと並列ａ／ｄコンバータにおけるその使用方法 | |
| JP2025000421A (ja) | 半導体集積回路及び受信装置 | |
| JPH0716163B2 (ja) | 冗長２進ｄ／ａ変換器およびそれを用いた冗長２進信号処理装置 | |
| US4651132A (en) | Analog to digital converter system for application to pulse code modulation | |
| JPH0795091A (ja) | サーモメータ・コード処理方法及び装置 | |
| JP3313928B2 (ja) | データ変調方法及びその装置 |