JPH01109924A - デジタル・アナログ変換器 - Google Patents
デジタル・アナログ変換器Info
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- JPH01109924A JPH01109924A JP26873287A JP26873287A JPH01109924A JP H01109924 A JPH01109924 A JP H01109924A JP 26873287 A JP26873287 A JP 26873287A JP 26873287 A JP26873287 A JP 26873287A JP H01109924 A JPH01109924 A JP H01109924A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、デジタル・アナログ変換器、特く変換速度を
向上させたＲ−２Ｒはしご型抵抗網を有するデジタル・
アナ四グ′Ｒ喚器に関し、変換精度を低下させることな
く、変換速度が向上したＲ−２８はしご型抵抗網を有す
るデジタル・アナログ変換器を提供することを目的とし
、一端は電源電圧に接続され、他端は出力端子に接続さ
れ、全て抵抗値Ｒの抵抗素子で構成されたＲ−２Ｒはし
ご型抵抗回路網と、一端は、前記Ｒ−２Ｒはしご型抵抗
網の各ノードにそれぞれ接続され、他端は接地線に共通
に接続され、前記各ノードにｎビットの入力デジタル信
号のうち下位ｍビットの信号に応じて定電流を供給する
ｍ個の第１の電流供給手段と、一端は、前記出力端子に
共通に接続され、他端は接地線に共通に接続され、ｎビ
ットの入力デジタル信号のうち上位ｊビットの信号に応
じて、各ビット毎に玄みづけの異なる定電流を供給する
ｊ個の第２の電流供給手段とを有するデジタル拳アナロ
グ変４ＯＮにおいて、前記抵抗網のうち抵抗値がＲの部
分は、上位ビットについては複数個、下位ビットについ
ては単一の抵抗素子によって１成し、抵抗Ｍが２Ｒの部
分は、上位ビットｌ／ｃついては２個以上、下位ビット
については２個の抵抗素子によって構成することによっ
て構成する。
向上させたＲ−２Ｒはしご型抵抗網を有するデジタル・
アナ四グ′Ｒ喚器に関し、変換精度を低下させることな
く、変換速度が向上したＲ−２８はしご型抵抗網を有す
るデジタル・アナログ変換器を提供することを目的とし
、一端は電源電圧に接続され、他端は出力端子に接続さ
れ、全て抵抗値Ｒの抵抗素子で構成されたＲ−２Ｒはし
ご型抵抗回路網と、一端は、前記Ｒ−２Ｒはしご型抵抗
網の各ノードにそれぞれ接続され、他端は接地線に共通
に接続され、前記各ノードにｎビットの入力デジタル信
号のうち下位ｍビットの信号に応じて定電流を供給する
ｍ個の第１の電流供給手段と、一端は、前記出力端子に
共通に接続され、他端は接地線に共通に接続され、ｎビ
ットの入力デジタル信号のうち上位ｊビットの信号に応
じて、各ビット毎に玄みづけの異なる定電流を供給する
ｊ個の第２の電流供給手段とを有するデジタル拳アナロ
グ変４ＯＮにおいて、前記抵抗網のうち抵抗値がＲの部
分は、上位ビットについては複数個、下位ビットについ
ては単一の抵抗素子によって１成し、抵抗Ｍが２Ｒの部
分は、上位ビットｌ／ｃついては２個以上、下位ビット
については２個の抵抗素子によって構成することによっ
て構成する。
〔８２簗上の利用分野〕
本発明はデジタル−アナログ変換器、特に変換速度を向
上させたＲ−２Ｒはしご型抵抗網を含むデジタル・アナ
ログ変換器に関する。
上させたＲ−２Ｒはしご型抵抗網を含むデジタル・アナ
ログ変換器に関する。
〔従来の技術〕
デジタル・アナログ変換器（以下、Ｄ／Ａｌンパータと
称する。）は、入力したデジタル信号を変換して、出力
にアナログ信号を出力する変換器であり、等４１は、従
来のＴ）／Ａコンバータの何略図を示して１／′ｈる０
この回路は、一端は電源端子４１に接続され、他端は出
力端子４７に接続され九Ｒ−２Ｒけしζｆｒ１１抵抗網
４Ｂと、一端線、前記Ｒ−２Ｒはしご型抵抗網の各ノー
ドにそれぞれ接続された電流スイッチ４４と一端は前記
電流スイッチにそれぞれ接続され、他端は接地線に共通
に接続された定電流源４５と、−４は前記出力端子４７
にそれぞれ接続され九電流スイッチ４９と一端は前記電
流スイッチにそれぞれ接続され、他端は接地線に共通に
：＋！ＪＮｅされ、各ビット毎に重みづけがなされた定
電１ｉＲ５０とを有している。そして、この回路を用い
てデジタル信号をアナログ信号に変換する場合には、ま
ず入力されたデジタル信号は図示り、ないフリップ・フ
ロラ１等に貯えられ、次にこの情報にしたがって′Ｗｔ
６ｍスイッチ群を制御して、定電流を選択されたスイッ
チｔ−４して前記抵抗回路網４８に与え、入力されたデ
ジタル信号の各ビットＫｇみをつけでアナログ電圧に変
換中る〇 上記第４図に示したＤ／Ａコ／パータの動作（つ（へて
４つ少し詳しく以下に述べる０第・４図のＤ／Ａコンバ
ータは、８ピツトのデジタル信号をアナログ信号に変換
するものであ・るが、その構成から上位２ビツトと下位
６ビツトの部分に分けることができる。すなわち、下位
６ビツトは、第２図に承すよりなＲ−２１（１ｆｔ、ご
型抵抗網′を有するＤ／Ａコンバータであり、上位２ピ
ツトは第３図く示すような重みづけがなされた定電流源
を有する１）／Ａコンバータである。
称する。）は、入力したデジタル信号を変換して、出力
にアナログ信号を出力する変換器であり、等４１は、従
来のＴ）／Ａコンバータの何略図を示して１／′ｈる０
この回路は、一端は電源端子４１に接続され、他端は出
力端子４７に接続され九Ｒ−２Ｒけしζｆｒ１１抵抗網
４Ｂと、一端線、前記Ｒ−２Ｒはしご型抵抗網の各ノー
ドにそれぞれ接続された電流スイッチ４４と一端は前記
電流スイッチにそれぞれ接続され、他端は接地線に共通
に接続された定電流源４５と、−４は前記出力端子４７
にそれぞれ接続され九電流スイッチ４９と一端は前記電
流スイッチにそれぞれ接続され、他端は接地線に共通に
：＋！ＪＮｅされ、各ビット毎に重みづけがなされた定
電１ｉＲ５０とを有している。そして、この回路を用い
てデジタル信号をアナログ信号に変換する場合には、ま
ず入力されたデジタル信号は図示り、ないフリップ・フ
ロラ１等に貯えられ、次にこの情報にしたがって′Ｗｔ
６ｍスイッチ群を制御して、定電流を選択されたスイッ
チｔ−４して前記抵抗回路網４８に与え、入力されたデ
ジタル信号の各ビットＫｇみをつけでアナログ電圧に変
換中る〇 上記第４図に示したＤ／Ａコ／パータの動作（つ（へて
４つ少し詳しく以下に述べる０第・４図のＤ／Ａコンバ
ータは、８ピツトのデジタル信号をアナログ信号に変換
するものであ・るが、その構成から上位２ビツトと下位
６ビツトの部分に分けることができる。すなわち、下位
６ビツトは、第２図に承すよりなＲ−２１（１ｆｔ、ご
型抵抗網′を有するＤ／Ａコンバータであり、上位２ピ
ツトは第３図く示すような重みづけがなされた定電流源
を有する１）／Ａコンバータである。
まず、第２図に承すＤ／Ａコンバータに、洞見ば、’１
ｏｏｏｏｏ’のデジタル信号が入力されると、スイッチ
Ｓ、のみがオンして、スイッチＳ＠＊介してＲ−２Ｒ低
抵抗路網１８に電流が流れる。そして０点から見たこの
抵抗１ｇｌ路網の合成抵抗は了Ｒであるので、この回路
に流れる電流ｔ−Ｉとすると、出力端子１７には、Ｖｃ
（−ＨＲＩ の電圧が出力される。また、’０１００
００’の信号が入力された場合に社、スイッチＳ、のみ
がオンし、回路に電流が流れる０この時０点から見た抵
抗回路網の合Ｖｃｃ−ＲＩである。そして、＠■間、■
■間に同じ大きさの抵抗があるため、■魚の電位はｖｃ
ｃ ””１ ｃ ２ ａ ！＞となる。このように、入
力され九デジタル信号の各ビットに社重みづけがなされ
ており、入力が’００１００Ｇ’の場合に、抵抗回路網
にかかる電圧は’ １０００００ ’の上、入力が’
０００１００ ’の場合に社ｉとなる。
ｏｏｏｏｏ’のデジタル信号が入力されると、スイッチ
Ｓ、のみがオンして、スイッチＳ＠＊介してＲ−２Ｒ低
抵抗路網１８に電流が流れる。そして０点から見たこの
抵抗１ｇｌ路網の合成抵抗は了Ｒであるので、この回路
に流れる電流ｔ−Ｉとすると、出力端子１７には、Ｖｃ
（−ＨＲＩ の電圧が出力される。また、’０１００
００’の信号が入力された場合に社、スイッチＳ、のみ
がオンし、回路に電流が流れる０この時０点から見た抵
抗回路網の合Ｖｃｃ−ＲＩである。そして、＠■間、■
■間に同じ大きさの抵抗があるため、■魚の電位はｖｃ
ｃ ””１ ｃ ２ ａ ！＞となる。このように、入
力され九デジタル信号の各ビットに社重みづけがなされ
ており、入力が’００１００Ｇ’の場合に、抵抗回路網
にかかる電圧は’ １０００００ ’の上、入力が’
０００１００ ’の場合に社ｉとなる。
次に、第３図に示すＤ／Ａコンバータｔｆ、１１２図の
Ｄ／Ａコンバータとは異なり、定電流源１５の電流値に
重みづけをし友ものである０尚、抵抗１８の抵抗値ＴＲ
は、はしご型抵抗網の合成抵抗である０このＤ／Ａコン
バータに、例えば１１０′のデジタル信号が入力される
と、電流スイッチＳ−のみがオンし、抵抗１８にａ４Ｉ
の大きさの電流が流れ、出力端子にはＭａｃ −！ＲＩ
の電圧が出力される０また ｌ ｏ ｔ ｌが入力され
た場合には、電流スイッチＳ！のみがすンし、出力端子
にはＶＣＣ＋れたデジタル信号の各ピッ）ｌ定電流源１
５によりて電みづけをすることによって入力されたデジ
タル信号をアナログ信号に変換される。
Ｄ／Ａコンバータとは異なり、定電流源１５の電流値に
重みづけをし友ものである０尚、抵抗１８の抵抗値ＴＲ
は、はしご型抵抗網の合成抵抗である０このＤ／Ａコン
バータに、例えば１１０′のデジタル信号が入力される
と、電流スイッチＳ−のみがオンし、抵抗１８にａ４Ｉ
の大きさの電流が流れ、出力端子にはＭａｃ −！ＲＩ
の電圧が出力される０また ｌ ｏ ｔ ｌが入力され
た場合には、電流スイッチＳ！のみがすンし、出力端子
にはＶＣＣ＋れたデジタル信号の各ピッ）ｌ定電流源１
５によりて電みづけをすることによって入力されたデジ
タル信号をアナログ信号に変換される。
そして、第２陶と第３図のＤ／Ａコンバータを重ね合わ
せたものが＠４図に示すＤ／Ａコンバータであり、ｔｌ
Ｅ２図における電流量■と第３図における電流量■が等
しいものであるとすると、＠４図の回路に’１００００
０００’ （すなわち、第３図の回路に１１０１）が入
力されると上記のようにＶＣＣ−る’１００００Ｇ’
）が入力されると上記のようにＶＣＣ一−ＨＲＩが出力
され、抵抗回路網にかカーる電圧は前者は後者の４倍と
なりており、第２図のＤ／Ａコンバータと第３図のＤ／
Ａコンバータがうまく整合していることがわかる。
せたものが＠４図に示すＤ／Ａコンバータであり、ｔｌ
Ｅ２図における電流量■と第３図における電流量■が等
しいものであるとすると、＠４図の回路に’１００００
０００’ （すなわち、第３図の回路に１１０１）が入
力されると上記のようにＶＣＣ−る’１００００Ｇ’
）が入力されると上記のようにＶＣＣ一−ＨＲＩが出力
され、抵抗回路網にかカーる電圧は前者は後者の４倍と
なりており、第２図のＤ／Ａコンバータと第３図のＤ／
Ａコンバータがうまく整合していることがわかる。
尚、上位何ビットまでを第３図に示すような回路構成に
し、下位何ビットを第２図に示すような回路構成にする
かについては、設計するＤ／Ａコンバータの精度等によ
り異なる。
し、下位何ビットを第２図に示すような回路構成にする
かについては、設計するＤ／Ａコンバータの精度等によ
り異なる。
さて、従来、第４図に示すようなり／ＡコンバータのＲ
−２Ｒはしご型抵抗回路網の部分を構成する抵抗素子は
、第５図（ａ）に示すように、ｎ形層表面の所定領域に
ｐ型層２１を拡散形成し、前記ｐ型４２１の両婦部に電
極を設けることにより形成していた。そして、この抵抗
素子のｎ形層２３にはｐ型ｌＩ２１に印加されている電
圧よりも高い基準電圧ＶＣＣが加えられていた。このよ
うな抵抗素子でＦｉＰＮ接合部は逆バイアスがかけられ
ており、空乏層２２が生じている。このためこの抵抗素
子の抵抗値は、設計値に対して変動してしまう。
−２Ｒはしご型抵抗回路網の部分を構成する抵抗素子は
、第５図（ａ）に示すように、ｎ形層表面の所定領域に
ｐ型層２１を拡散形成し、前記ｐ型４２１の両婦部に電
極を設けることにより形成していた。そして、この抵抗
素子のｎ形層２３にはｐ型ｌＩ２１に印加されている電
圧よりも高い基準電圧ＶＣＣが加えられていた。このよ
うな抵抗素子でＦｉＰＮ接合部は逆バイアスがかけられ
ており、空乏層２２が生じている。このためこの抵抗素
子の抵抗値は、設計値に対して変動してしまう。
また、抵抗素子の■−■間にかかる電圧は、抵抗素子の
Ｒ−２ＲｄＬご型回路中の位置により異なるので、抵抗
素子によって抵抗値の設計値に対する変動の大所さけ異
なるので変換精度が低下するという間頃があった０そこ
で、第６図に示すように個々の抵抗を分離層で独立させ
ｐ形層３１表面中央部３４とｎ形ｒ１３２とを配ｌｉＡ
層で接続し、島の電位ｔ−盾に抵抗の電位降下の中心点
でとるようにした。このようにすると、ＰＮＩＩ１合中
央部より左の領域ａは順バイアス、右の領域は逆バイア
スされることに表るが、領域ａｌｃシいては抵抗値を減
少させる方向に、領域ｂｌｃ＋いては抵抗値を増加させ
る方向に変動するのでこれらａ、ｂの領域での抵抗値の
変動は互いに相殺し、抵抗素子全体としては抵抗値の変
動がなくなる。しかし、第６図（ａ）の抵抗素子を使用
するためには、前記抵抗素子の０−■開く印加する電圧
＃ｉ０．４〜０．５ Ｖ以下にしなければ壜らないとい
う問題点があった。すなわち、もし、前記抵抗素子のの
−０間にＯ，ＳＶＶ以下電圧をかけると、ｐ形＠３１表
面中央部Ｕとｎ形ｌｌ３２とが接続されているため、Ｐ
ＮＮ接合部点点、０．２〜０．２５Ｖで類バイアスされ
る。
Ｒ−２ＲｄＬご型回路中の位置により異なるので、抵抗
素子によって抵抗値の設計値に対する変動の大所さけ異
なるので変換精度が低下するという間頃があった０そこ
で、第６図に示すように個々の抵抗を分離層で独立させ
ｐ形層３１表面中央部３４とｎ形ｒ１３２とを配ｌｉＡ
層で接続し、島の電位ｔ−盾に抵抗の電位降下の中心点
でとるようにした。このようにすると、ＰＮＩＩ１合中
央部より左の領域ａは順バイアス、右の領域は逆バイア
スされることに表るが、領域ａｌｃシいては抵抗値を減
少させる方向に、領域ｂｌｃ＋いては抵抗値を増加させ
る方向に変動するのでこれらａ、ｂの領域での抵抗値の
変動は互いに相殺し、抵抗素子全体としては抵抗値の変
動がなくなる。しかし、第６図（ａ）の抵抗素子を使用
するためには、前記抵抗素子の０−■開く印加する電圧
＃ｉ０．４〜０．５ Ｖ以下にしなければ壜らないとい
う問題点があった。すなわち、もし、前記抵抗素子のの
−０間にＯ，ＳＶＶ以下電圧をかけると、ｐ形＠３１表
面中央部Ｕとｎ形ｌｌ３２とが接続されているため、Ｐ
ＮＮ接合部点点、０．２〜０．２５Ｖで類バイアスされ
る。
そして、ダイオ−Ｖの電流電圧特性により、 ＰＮ接合
を通して電流が流れてしまうので抵抗素子として働かな
くなつてしまうという問題点かあり九。
を通して電流が流れてしまうので抵抗素子として働かな
くなつてしまうという問題点かあり九。
そこで、第７図に示すように、大きさＲの抵抗素子１個
のかわ抄に例えば大きさ凡の抵抗２個を並列につないだ
ものを２＠直列に接続した抵抗１０１を用いることにし
た０このような抵抗を用いれば合成抵抗はＲで従来と同
じであり、さらにこの場合個々の抵抗に加えられる電圧
は従来の半分にすることができるので、ｔ４６図（ａ）
に示すようが抵抗素子の使用が可能となり、抵抗素子の
抵抗値の設計値に対する変動を抑えることができる。
のかわ抄に例えば大きさ凡の抵抗２個を並列につないだ
ものを２＠直列に接続した抵抗１０１を用いることにし
た０このような抵抗を用いれば合成抵抗はＲで従来と同
じであり、さらにこの場合個々の抵抗に加えられる電圧
は従来の半分にすることができるので、ｔ４６図（ａ）
に示すようが抵抗素子の使用が可能となり、抵抗素子の
抵抗値の設計値に対する変動を抑えることができる。
Ｒ−２Ｒはしご型Ｄ／Ａコンバータを第７ｍのように構
成することによって抵抗素子の抵抗値の設計値に対する
変動を抑えることができ、各ビットの変換精度を向上さ
せることが可能となったが、反＠ｔ４７図のような構成
であると抵抗素子の数が多くなってしまう。抵抗素子に
は容量負荷が存在するが、回路中の抵抗素子が全て同一
形状同一性能の鴫介電流経路中の抵抗素子の改が増える
と、容量負荷も増加し、スイッチがすンしてから出力信
号を得るまで時間がかかることになる。すなわち、下位
ビットになるにしたがい出力端子から見た容量負荷が増
えるので、上位ビットと下位ビットの電流スイッチが同
時にオンした場合に、下位ビットａ出力端子に到達する
までの時間がかかり、変換速度が低下するという問題点
があった。本発明は、変換精度を低下させることなく変
換速度が向上し九Ｒ−２Ｒはしご型抵抗＃Ｉ！を有する
Ｄ／Ａコンバータを提供することを目的とする。
成することによって抵抗素子の抵抗値の設計値に対する
変動を抑えることができ、各ビットの変換精度を向上さ
せることが可能となったが、反＠ｔ４７図のような構成
であると抵抗素子の数が多くなってしまう。抵抗素子に
は容量負荷が存在するが、回路中の抵抗素子が全て同一
形状同一性能の鴫介電流経路中の抵抗素子の改が増える
と、容量負荷も増加し、スイッチがすンしてから出力信
号を得るまで時間がかかることになる。すなわち、下位
ビットになるにしたがい出力端子から見た容量負荷が増
えるので、上位ビットと下位ビットの電流スイッチが同
時にオンした場合に、下位ビットａ出力端子に到達する
までの時間がかかり、変換速度が低下するという問題点
があった。本発明は、変換精度を低下させることなく変
換速度が向上し九Ｒ−２Ｒはしご型抵抗＃Ｉ！を有する
Ｄ／Ａコンバータを提供することを目的とする。
変換速度を向上させるためては、回路中の抵抗素子の数
を減らせば良いわけだが、それでは上位ビットの各々の
抵抗素子にかかる電圧が高すぎて、上位ビットの抵抗素
子は動作しなくなる０従って、上位ビットの抵抗素子の
数を減少させることはできない。そこで、本発明では出
力の遅延は下位ビット程顕著であること、また下位ビッ
ト程抵抗素子にかかる電圧が低く、抵抗素子の数を減少
させても該抵抗素子が動作しなくなることはないという
ことにかんがみ、下位ビットの抵抗素子の数を減少させ
ることにより上記間頂点を解決した０すなわち、一端は
、電源電圧に接続され、他端は出力端子に接続され、全
て抵抗値Ｒの抵抗素子で構成され九Ｒ−２Ｒはしご型抵
抗回路網と、一端は岐配Ｒ−２Ｒはしご型抵抗網の各ノ
ードにそれぞれ接続され、他端は接地線に共通に接続さ
れ、前記各ノードにｎビットの入力デジタル信号のうち
下位ｍビットの信号に応じて定電流を供給するｍ個の第
１の電流供給手段と、一端は、前記出力端子に共通に接
続され、他端は接地線に共通に接続され、ｎビットの入
力デジタル信号のうち上位ｊビットの信号に応じて、各
ビット毎に重みづけの晃なる定電流を供給する１個の第
２の電流供給手段とを有するデジタル・アナログ實換器
において、前記抵抗網のうち抵抗値が凡の部分は、ｂ位
ビットについては複数個、下位ビットについては単一の
抵抗素子によって構成し、抵抗値が２Ｒの部分は上位ビ
ットについては２個以上、下位ビットについては２個の
抵抗素子によって構成することにより上記問題点を解決
した。
を減らせば良いわけだが、それでは上位ビットの各々の
抵抗素子にかかる電圧が高すぎて、上位ビットの抵抗素
子は動作しなくなる０従って、上位ビットの抵抗素子の
数を減少させることはできない。そこで、本発明では出
力の遅延は下位ビット程顕著であること、また下位ビッ
ト程抵抗素子にかかる電圧が低く、抵抗素子の数を減少
させても該抵抗素子が動作しなくなることはないという
ことにかんがみ、下位ビットの抵抗素子の数を減少させ
ることにより上記間頂点を解決した０すなわち、一端は
、電源電圧に接続され、他端は出力端子に接続され、全
て抵抗値Ｒの抵抗素子で構成され九Ｒ−２Ｒはしご型抵
抗回路網と、一端は岐配Ｒ−２Ｒはしご型抵抗網の各ノ
ードにそれぞれ接続され、他端は接地線に共通に接続さ
れ、前記各ノードにｎビットの入力デジタル信号のうち
下位ｍビットの信号に応じて定電流を供給するｍ個の第
１の電流供給手段と、一端は、前記出力端子に共通に接
続され、他端は接地線に共通に接続され、ｎビットの入
力デジタル信号のうち上位ｊビットの信号に応じて、各
ビット毎に重みづけの晃なる定電流を供給する１個の第
２の電流供給手段とを有するデジタル・アナログ實換器
において、前記抵抗網のうち抵抗値が凡の部分は、ｂ位
ビットについては複数個、下位ビットについては単一の
抵抗素子によって構成し、抵抗値が２Ｒの部分は上位ビ
ットについては２個以上、下位ビットについては２個の
抵抗素子によって構成することにより上記問題点を解決
した。
上記のように、下位ビットの抵抗値Ｒの抵抗を単一の抵
抗素子で構成すれば、抵抗の抵抗値の変動による賓換精
賓を低下させずに抵抗素子の個数を減少させた分だけ、
下位ビットの変換速度は向上し、Ｄ／Ａコンバータ全体
としての変換速度が向ヒする。
抗素子で構成すれば、抵抗の抵抗値の変動による賓換精
賓を低下させずに抵抗素子の個数を減少させた分だけ、
下位ビットの変換速度は向上し、Ｄ／Ａコンバータ全体
としての変換速度が向ヒする。
〔実７ＩｌｉＩ例〕
第１図は、本発明を説明するＲ−２Ｒはしご型抵抗網を
有するＤ／Ａコツパータ回路図である。
有するＤ／Ａコツパータ回路図である。
以下、この図面を用（八ながら本発明の実施列について
説明する。この回路は、縦方向が大きさ２Ｒ。
説明する。この回路は、縦方向が大きさ２Ｒ。
（但し、最上位及び最下位ビットはＲ）、横方向が大き
さＲの抵抗回路網と、デジタル人力信号によってオン・
オフする電流スイッチ４と前記電流スイッチを介して抵
抗回路網に電流を供給する定電流源５から構成され、前
記定電流源のうち、前記抵抗網のノードに接続されてい
るものは、それぞれ同じ電流ｔｚｆ：供給し、その他の
上位ビットに対応する定電流源は各桁により供給する電
流量が重みづけされ、２１．４１のようになっている０
また抵抗回路網には電源電圧Ｖｃａ １が印加され、ま
た出力端子７が引き出されている。そして、縦方向の抵
抗２は、抵抗値Ｒの抵抗を２個直列に接続することによ
り“て構成され、特に最上位ビットの抵抗８は、ここに
加わる電圧が他の部分と比べて大きく、１個の抵抗Ｒで
構成したのでは前述のように該抵抗素子が働かなくなっ
てしまうので抵抗値Ｒの抵抗ｔ−４個直列に接続したも
のを４つ並列に接続して合成抵抗Ｒの抵抗ｔ−構成し、
１個あたりの抵抗にかかる電圧を低減している。一方、
横方向の抵抗２についても、抵抗値がＲである１個の抵
抗で構成したのでは変換精度が低下するので、抵抗値が
凡の２個の抵抗を並列に接続したものを２個直列に接続
して合成抵抗Ｒの抵抗’ｌ？＃１成している０尚、下位
ビットの抵抗１０については、その両端にかかる電圧、
は他の部分に比べて低く抵抗素子が正常に０作する範囲
内であるので、容量負荷を低減するためこの部分の抵抗
はｌｆｌの抵抗Ｒで構成し、抵抗個数の減少を図ってい
る。
さＲの抵抗回路網と、デジタル人力信号によってオン・
オフする電流スイッチ４と前記電流スイッチを介して抵
抗回路網に電流を供給する定電流源５から構成され、前
記定電流源のうち、前記抵抗網のノードに接続されてい
るものは、それぞれ同じ電流ｔｚｆ：供給し、その他の
上位ビットに対応する定電流源は各桁により供給する電
流量が重みづけされ、２１．４１のようになっている０
また抵抗回路網には電源電圧Ｖｃａ １が印加され、ま
た出力端子７が引き出されている。そして、縦方向の抵
抗２は、抵抗値Ｒの抵抗を２個直列に接続することによ
り“て構成され、特に最上位ビットの抵抗８は、ここに
加わる電圧が他の部分と比べて大きく、１個の抵抗Ｒで
構成したのでは前述のように該抵抗素子が働かなくなっ
てしまうので抵抗値Ｒの抵抗ｔ−４個直列に接続したも
のを４つ並列に接続して合成抵抗Ｒの抵抗ｔ−構成し、
１個あたりの抵抗にかかる電圧を低減している。一方、
横方向の抵抗２についても、抵抗値がＲである１個の抵
抗で構成したのでは変換精度が低下するので、抵抗値が
凡の２個の抵抗を並列に接続したものを２個直列に接続
して合成抵抗Ｒの抵抗’ｌ？＃１成している０尚、下位
ビットの抵抗１０については、その両端にかかる電圧、
は他の部分に比べて低く抵抗素子が正常に０作する範囲
内であるので、容量負荷を低減するためこの部分の抵抗
はｌｆｌの抵抗Ｒで構成し、抵抗個数の減少を図ってい
る。
第８図は第１図のＲ−２Ｒはしご型抵抗網を有するＤ／
Ａコンバータを構成する抵抗素子の集積回路断面図及び
千面鳴を示して込る。この集積回路は、ｐ形基板５１ヒ
に、Ｎ＋バッファｌｌ５２及びエピタキシャル１ｌ１５
３ｔ−形成したのち、分離１６２を形成する１徨、ｐ形
＠５６拡散形成する１穐、ｐｏｌｙ ｓｉ層５７及びｈ
ｌ電極５８を形成する１穆を経て形成される。尚、ｐ形
１１１５６の表面中央部の＠ｌ＠６０はＡｊ配線６１を
経てＮ−ａｐｔ Ｉ−接続部６３においてＮ−ｅｐ％１
１５３に接続され、両者は等電位に保たれてお抄、これ
により抵抗値の変動を防止している。また、＠り合った
抵抗素子のＮ−ｅｐｌｒ４１の電位は異なっており、こ
のため素子を分離する分離餐を設ける必要がある。
Ａコンバータを構成する抵抗素子の集積回路断面図及び
千面鳴を示して込る。この集積回路は、ｐ形基板５１ヒ
に、Ｎ＋バッファｌｌ５２及びエピタキシャル１ｌ１５
３ｔ−形成したのち、分離１６２を形成する１徨、ｐ形
＠５６拡散形成する１穐、ｐｏｌｙ ｓｉ層５７及びｈ
ｌ電極５８を形成する１穆を経て形成される。尚、ｐ形
１１１５６の表面中央部の＠ｌ＠６０はＡｊ配線６１を
経てＮ−ａｐｔ Ｉ−接続部６３においてＮ−ｅｐ％１
１５３に接続され、両者は等電位に保たれてお抄、これ
により抵抗値の変動を防止している。また、＠り合った
抵抗素子のＮ−ｅｐｌｒ４１の電位は異なっており、こ
のため素子を分離する分離餐を設ける必要がある。
このように、Ｒ−２Ｂはしご型抵抗網を有するデジタル
・アナログ変換器において、下位ビットにおける抵抗値
Ｒの抵抗を１個の抵抗素子によって構成することにより
、出力端子からｔ＋下位ビットの容量負荷を減少させる
ことができ、Ｄ／Ａコンバータの変換速度を向上させる
ことができる。
・アナログ変換器において、下位ビットにおける抵抗値
Ｒの抵抗を１個の抵抗素子によって構成することにより
、出力端子からｔ＋下位ビットの容量負荷を減少させる
ことができ、Ｄ／Ａコンバータの変換速度を向上させる
ことができる。
屓９図は、全ビットの電流スイッチをオンからオフにし
たときの出力端子における出力波形を示している。肉に
示されているように、容量負荷が減少し九分だけ変換速
賓が向としてｈる。また、本発明てよると、抵抗素子の
数が減少するので、部品点数を削減できるとともに集積
度を向上させることができる。さらに、変換精度はほぼ
従来通り礪持されるので、出荷試験等で歩留りが低下す
ることがない。
たときの出力端子における出力波形を示している。肉に
示されているように、容量負荷が減少し九分だけ変換速
賓が向としてｈる。また、本発明てよると、抵抗素子の
数が減少するので、部品点数を削減できるとともに集積
度を向上させることができる。さらに、変換精度はほぼ
従来通り礪持されるので、出荷試験等で歩留りが低下す
ることがない。
ＦＪＥＩ図は、本発明を説明するＲ−２Ｒはしご型抵抗
網を育するＤ／Ａコンバータ回路図、第２図は、従来の
Ｒ−２Ｒはしご型抵抗網を有するＤ／Ａコｙバータ回路
の概略図、第３図は、従来の重みづけがなされた定電流
源を有するＤ／Ａコンバータ回路図、１＠４図社従来の
Ｄ／Ａコンバータの回路Ｑ１第５図は従来の抵抗素子の
断面図及び抵抗素子のＰＮ接合部における電圧分布、第
６図は、現在の抵抗素子の断面図及び抵抗素子のＰＮ接
合・部における電圧分布、第７閏社、従来の、変換精度
を故郷したＤ／Ａコンバータ回路、第８図は抵抗素子の
集積回路断面図及び平面図、第９図は全ビットの電流ｔ
−０Ｎ４ＯＦＦしたときの出力波形を示すグラフである
０ また、１及び１１１Ｉｉ電源端子、２，３，１２及び１
３は抵抗、４交び１４は電流スイッチ、５及び１５は定
電流噸、６及び１６ｅ１接地線、７及び１７は出力端子
、を示して−ろ０ ＄−妃明１８を明才うｉニーｚｚはｔごダ揮技網１贋す
るＤ／Ａゴンバータ回１引４誉ＩＩ２］ １建米ｒ Ｒ−２Ｒ＋１Ｌ：’ｌ＃ｔＬＨＲＫｌｓ８Ｄ
／Ａ コ＞ｌ５−９ｒ５ｎ夢２目 第 ３ 図 仇米／１ ｔｙ／Ａゴ〉八−ダ／１目看Ｈ目斧キ図 １；ｂけう電圧分斥 第５ 回 ＰＮＲ８翻Ｉ鉢＋＋５電反す華 茅６ 回
網を育するＤ／Ａコンバータ回路図、第２図は、従来の
Ｒ−２Ｒはしご型抵抗網を有するＤ／Ａコｙバータ回路
の概略図、第３図は、従来の重みづけがなされた定電流
源を有するＤ／Ａコンバータ回路図、１＠４図社従来の
Ｄ／Ａコンバータの回路Ｑ１第５図は従来の抵抗素子の
断面図及び抵抗素子のＰＮ接合部における電圧分布、第
６図は、現在の抵抗素子の断面図及び抵抗素子のＰＮ接
合・部における電圧分布、第７閏社、従来の、変換精度
を故郷したＤ／Ａコンバータ回路、第８図は抵抗素子の
集積回路断面図及び平面図、第９図は全ビットの電流ｔ
−０Ｎ４ＯＦＦしたときの出力波形を示すグラフである
０ また、１及び１１１Ｉｉ電源端子、２，３，１２及び１
３は抵抗、４交び１４は電流スイッチ、５及び１５は定
電流噸、６及び１６ｅ１接地線、７及び１７は出力端子
、を示して−ろ０ ＄−妃明１８を明才うｉニーｚｚはｔごダ揮技網１贋す
るＤ／Ａゴンバータ回１引４誉ＩＩ２］ １建米ｒ Ｒ−２Ｒ＋１Ｌ：’ｌ＃ｔＬＨＲＫｌｓ８Ｄ
／Ａ コ＞ｌ５−９ｒ５ｎ夢２目 第 ３ 図 仇米／１ ｔｙ／Ａゴ〉八−ダ／１目看Ｈ目斧キ図 １；ｂけう電圧分斥 第５ 回 ＰＮＲ８翻Ｉ鉢＋＋５電反す華 茅６ 回
Claims (1)
- 【特許請求の範囲】 一端は電源電圧に接続され、他端は出力端子に接続され
、全て抵抗値Ｒの抵抗素子で構成されたＲ−２Ｒはしご
型抵抗回路網と、 一端は、前記Ｒ−２Ｒはしご型抵抗網の各ノードにそれ
ぞれ接続され、他端は接地線に共通に接続され、前記各
ノードにｎビットの入力デジタル信号のうち下位ｍビッ
トの信号に応じて定電流を供給するｍ個の第１の電流供
給手段と、 一端は、前記出力端子に共通に接続され、他端は接地線
に共通に接続され、ｎビットの入力デジタル信号のうち
上位ｌビットの信号に応じて、各ビット毎に重みづけの
異なる定電流を供給するｌ個の第２の電流供給手段と、 を有するデジタル・アナログ変換器において、前記抵抗
網のうち抵抗値がＲの部分は、上位ビットについては複
数個、下位ビットについては単一の抵抗素子によって構
成し、 抵抗値が２Ｒの部分は、上位ビットについては２個以上
、下位ビットについては２個の抵抗素子によって構成す
ること、 を特徴とするデジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268732A JPH0720063B2 (ja) | 1987-10-23 | 1987-10-23 | デジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268732A JPH0720063B2 (ja) | 1987-10-23 | 1987-10-23 | デジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01109924A true JPH01109924A (ja) | 1989-04-26 |
| JPH0720063B2 JPH0720063B2 (ja) | 1995-03-06 |
Family
ID=17462577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268732A Expired - Fee Related JPH0720063B2 (ja) | 1987-10-23 | 1987-10-23 | デジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720063B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0388426A (ja) * | 1989-06-29 | 1991-04-12 | Nec Corp | Ｄ／ａコンバータ |
| JPH04360316A (ja) * | 1991-06-06 | 1992-12-14 | Nec Corp | Ａ／ｄコンバータ |
| JP2008024020A (ja) * | 2006-07-18 | 2008-02-07 | Yanmar Co Ltd | コンバイン |
| JP2012151728A (ja) * | 2011-01-20 | 2012-08-09 | Nippon Telegr & Teleph Corp <Ntt> | ディジタル／アナログ変換器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115845A (ja) * | 1981-12-24 | 1983-07-09 | レイセオン カンパニ− | 抵抗回路網 |
| JPS625729A (ja) * | 1985-07-01 | 1987-01-12 | Hitachi Ltd | Ｄａ変換器 |
-
1987
- 1987-10-23 JP JP62268732A patent/JPH0720063B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115845A (ja) * | 1981-12-24 | 1983-07-09 | レイセオン カンパニ− | 抵抗回路網 |
| JPS625729A (ja) * | 1985-07-01 | 1987-01-12 | Hitachi Ltd | Ｄａ変換器 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0388426A (ja) * | 1989-06-29 | 1991-04-12 | Nec Corp | Ｄ／ａコンバータ |
| JPH04360316A (ja) * | 1991-06-06 | 1992-12-14 | Nec Corp | Ａ／ｄコンバータ |
| JP2008024020A (ja) * | 2006-07-18 | 2008-02-07 | Yanmar Co Ltd | コンバイン |
| JP2012151728A (ja) * | 2011-01-20 | 2012-08-09 | Nippon Telegr & Teleph Corp <Ntt> | ディジタル／アナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0720063B2 (ja) | 1995-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |