JPH03273322A

JPH03273322A - 計算機

Info

Publication number: JPH03273322A
Application number: JP2073103A
Authority: JP
Inventors: Takafumi Chiba; 千葉　隆文
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-03-22
Filing date: 1990-03-22
Publication date: 1991-12-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コこの発明は、計算機の消費電力の削減に関するものであ
る。

［従来の技術］従来の計算機の構成を第３図に示す。図において、（１
）は演算、制御を行うＣＭＯＳ部品で構成されたＣＰＵ
１２）はＣＰ　Ｕ　（１）へ入力するクロック信号、（
３）はクロック信号（２）を発生するクロック発生回路
、（４）はＣＰ　Ｕ　（１）がリードするデータ、（５
）はデータ（４）を格納するメモリ。

（６）はリード信号、（７）はアドレス信号、（８）は
メモリ（５）を選択するチップセレクト信号、（９）は
ＣＰ　Ｕ　（１）が出力したリード信号（６）とアドレ
ス信号（７）からチップセレクト信号（８）を生成する
アドレスデコーダ、　（ｉｏ）はＣＰ　Ｕ　（１）をウ
ェイト状態にするウェイト信号、　（１１）はチップセ
レクト信号（８）からウェイト信号（１ｏ）を生成する
ウェイトコントロール回路である。

次にＣＰ　Ｕ　（１）がメモリ（５）からデータ（４）
をリードする場合の動作について説明する。第４図にリ
ード時のタイムチャートを示す。ＣＰ　Ｕ　（１）はク
ロック発生回路（３）で発生したクロック（２）を基準
にリード処理を行う。ＣＰ　Ｕ　（１）はｔｏでリード
するメモリ（５）のアドレス信号（７）を出力し、つい
でリード信号（７）をｔｌで出力する。アドレスデコー
ダ（９）はアドレス信号（７）とリード信号（６）から
チップセレクト信号（８）を生成しメモリ（５）へ出力
する。メモリ（５）はチップセレクト信号（８）を人力
すると該当するアドレスのデータ（４）をＣＰ　Ｕ　（
１）へ出力する。ＣＰ　Ｕ　（１）はリード信号（６）
の立ち上りｔ２のタイミングでデータ（４）を読み込む
。

以上はＣＰ　ｔＪ　（１）がメモリ（５）からデータ（
４）をリードする際の通常のサイクルであるが９次にメ
モリ（５）のアクセスタイムが長い場合の動作について
説明する。第５図にそのときの動作タイムチャートを示
す。ＣＰ　Ｕ　（１）がメモリ（５）をリードする動作
に入るとアドレスデコーダ（９）からチップセレクト信
号（８）がメモリ（５）へ入る。同時にウェイトコント
ロール回路（１１）へもチップセレクト信号（８）が入
る。ウェイトコントロール回路（１１）はチップセレク
ト信号（８）を入力するとＣＰ　Ｕ　（１）へウェイト
信号（１０）を出力する。

ＣＰ　Ｕ　（１）はウェイト信号（ｌＯ）を入力すると
ウェイ１〜サイクルＴｗで示すクロック信号（２）の期
間中ウェイト状態となる。ＣＰ　Ｕ　（１）はメモリ（
５）からのデータ（４）が安定するまでウェイトコント
ロール回路（１１）から出力されるウェイト信号（１０
）を受けてウェイトサイクルＴｗを繰り返しデータ（４
）が安定するまでリード信号（６）とアドレス信号（７
）を保持する。データ（４）が安定状態に入るとウェイ
トコントロール回路（１１）はウェイト信号（１０）を
解除し、これによりＣＰ　Ｕ　（１）はウェイトサイク
ルＴｗを脱し、ｔ、でリード信号（６）を立ち上げてデ
ータ（４）を取り込む。

［発明が解決しようとする課題１従来の計算機は以上のような動作をするため。

ＣＰ　Ｕ　（１）がウェイト信号（１０）によって処理
を一時停止中であったとしても、クロック信号（２）が
ＣＰ　Ｕ　ｆｌ）へ入力されウェイトサイクルＴ、の処
理を継続するため、電力を消費し続けるという課題があ
った。

この発明は上記のような課題を解消するためになされた
もので、アクセスタイムの長いメモリ（５）からデータ
（４）をリードする際にはＣＰＵ（１）へのクロック信
号（２）を停止させ、ＣＰＵｆｌ）の消費電力を削減さ
せることを目的とする。

［課題を解決するための手段］この２発明ではメモリリード中の待ち時間に対してウェ
イトサイクルＴ、を挿入してウェイト処理をしていた代
わりにＣＰ　ｔＪ　（１１へのクロック信号（２）入力
を止めてＣＰ　Ｕ　Ｃ１）の動作を完全に停止させるよ
うにしたものである。

〔作用］この発明においてはＣＰ　ＴＪ　（］）へ入力するクロ
ック信号（２）をクロック停止回路によりメモリ（５）
からのデータ（４）が安定するまで停止させ。

ＣＰ　Ｕ　（１１の動作を完全に停止させ、この間の消
費電力を無くすように作用する。

［実施例］以下、この発明の一実施例を図について説明する。第１
図はこの発明による計算機の構成を、第２図にタイムチ
ャートを示す。

（１２）はクロック発生回路（３）から出力されるクロ
ック信号Ａ、　（１３１はクロック停止回路、　（１４
）はクロックイ言号Ａ　（１２）をカウントするカウン
タ（１５）はクロック信号Ａ　（１２１を同期信号とし
てＣＰ　Ｕ　ｆｉｌへのクロック出力を行う同期回路。

（１６）はゲート、　（１７）はカウント終了信号、　
（１８１はクロック停止回路（１３）からＣＰ　Ｕ　（
１）へ出力されるクロック信号Ｂである。

この発明では、アクセスタイムの長いメモリ（５）をリ
ードする場合、アドレスデコーダ（９）からのチップセ
レクト信号（８）がメモリ（５）とともにクロック停止
回路（１３）へも出力される。クロック停止回路（１３
）はチップセレクト信号（８）を入力すると同期回路（
１５）がクロック信号Ａ　（１２）とタイミングを合わ
せてゲート（１６）を閉じる。これによってＣＰしく１
１にはクロック信号Ｂ　（１８）の供給が停止されるた
め動作が止まる。同時にカウンター（１４）がクロック
信号Ａ　（１２１をカウントしメモリ（５）のデータ（
４）が確定した時間にカウント終了信号（１７）を同期
回路（１５）へ出力する。同期回路（１５）はカウント
終了信号（１７）を入力するとクロック信号Ａ　ｆ１２
１に合わせてゲート（１６）を開き、クロック信号Ｂ　
（１８）をＣＰ　Ｕ　（１１へ出力する。クロック信号
Ｂ　（１８）が入力されるとＣＰ　Ｕ　（１）は再び動
作を開始し、メモリ（５）からのデータ（４）をｔ４で
取り込む。

この発明による動作でメモリリードに時間中のウェイト
サイクルＴ、に相当する部分のクロック信号Ｂ　（１８
）をクロック停止回路（１３）が禁止し。

ＣＰ　Ｕ　（１）は動作が止まり、メモリ（５）からの
データ（４）が確定して再びクロック信号Ｂ　（１８）
が入力されるとＣＰ　Ｕ　（１）は処理を再開し、デー
タを読み込む。

尚、上記はアクセスタイムの長いメモリ（５）をリード
する場合について説明したが、入出力装置などからデー
タをリードする場合に適用しても同様の効果を奏する。

［発明の効果〕以上のようにアクセスタイムの長いメモリ（４）をリー
ドした場合２通常ではウェイト処理をしなければならな
い時間中にＣＰ　Ｕ　ｆｌ）を止めるため、ＣＰＵ（１
）の消費電力を削減出来るという効果を有する。

【図面の簡単な説明】

第１図はこの発明による計算機の構成ブロック図、第２
図はこの発明による計算機の動作タイムチャート、第３
図は従来の計算機の構成ブロック図、第４図と第５図は
従来の計算機の動作タイムチャートであり１図中、（１
）はＣＰｔＪ、（２１はクロック信号、（３）はクロッ
ク発生回路、（４）はデータ、（５）はメモリ、（６）
はリード信号、（７）はアドレス信号、（８）はチップ
セレクト信号、（９）はアドレスデコーダ、　（１０）
はウェイト信号、　（１１）はウェイトコントロール回
路、　（１２）はクロック信号Ａ、　（１３）はクロッ
ク停止回路、　（１４１はカウンタ（１５）は同期回路
、　（１６）はゲート、　（１７）はカウント終了信号
、　（１８）はクロック信号Ｂである。なお１図中、同一あるいは相当部分は同一符号を付して
示しである。

Claims

【特許請求の範囲】

演算、制御を行うＣＭＯＳ部品で構成されたＣＰＵと、
ＣＰＵがデータをリードするメモリと、ＣＰＵのアドレ
ス信号とデータリード信号を入力してメモリを選択する
チップセレクト信号を出力するアドレスデコーダと、Ｃ
ＰＵへクロックを出力するクロック発生回路と、クロッ
クをカウントするカウンター及び同期回路により構成さ
れたＣＰＵへのクロック出力を停止させるクロック停止
回路で構成され、ＣＰＵがメモリからデータをアクセス
する時に、クロック停止回路がＣＰＵへのクロック出力
をメモリリードの期間停止させることを特徴とする計算
機。