JPS6259461A - バイポ−ラ型イメ−ジセンサ集積回路 - Google Patents
バイポ−ラ型イメ−ジセンサ集積回路Info
- Publication number
- JPS6259461A JPS6259461A JP60199715A JP19971585A JPS6259461A JP S6259461 A JPS6259461 A JP S6259461A JP 60199715 A JP60199715 A JP 60199715A JP 19971585 A JP19971585 A JP 19971585A JP S6259461 A JPS6259461 A JP S6259461A
- Authority
- JP
- Japan
- Prior art keywords
- image sensor
- terminal
- circuit
- serial
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Facsimile Heads (AREA)
- Facsimile Scanning Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は画像読み取り装置内部のバイポーラ型イメージ
センサ集積回路に関するものである。
センサ集積回路に関するものである。
従来の技術
イメージセンサはファクシミリ等の画像読み取り装置に
用いられる。第４図は従来の読み取り部の一例を示すも
のである。１はイメージセンサ、２はイメージセンサ駆
動回路、３はイメージセンサ出力を“０゛或いは“１′
の二値信号にするための二値化回路、４は二値化された
ビット・シリアルなデータをマイコン等で処理するため
に所定のビット数（例えば８ビツト）のビット・パラレ
ルなデータに変換するためのシリアル／パラレル変換回
路、５は画像データ処理回路である。以下にその動作に
ついて説明する。
用いられる。第４図は従来の読み取り部の一例を示すも
のである。１はイメージセンサ、２はイメージセンサ駆
動回路、３はイメージセンサ出力を“０゛或いは“１′
の二値信号にするための二値化回路、４は二値化された
ビット・シリアルなデータをマイコン等で処理するため
に所定のビット数（例えば８ビツト）のビット・パラレ
ルなデータに変換するためのシリアル／パラレル変換回
路、５は画像データ処理回路である。以下にその動作に
ついて説明する。
イメージセンサ駆動回路２に読み取り開始信号が入力さ
れるとイメージセンサ１が駆動され、画像信号がシリア
ル・データとして出力され二値化回路により “０゛或
いは“１°の二値信号に変換された後、シリアル／パラ
レル変換回路により所定のビット数（例えば８ビツト）
のビット・パラレルなデータに変換されて画像データ処
理回路に送出される。
れるとイメージセンサ１が駆動され、画像信号がシリア
ル・データとして出力され二値化回路により “０゛或
いは“１°の二値信号に変換された後、シリアル／パラ
レル変換回路により所定のビット数（例えば８ビツト）
のビット・パラレルなデータに変換されて画像データ処
理回路に送出される。
発明が解決しようとする問題点
しかしながら上記のような構成では、読み取りデータを
画像データ処理回路に送出する前に特別にシリアル／パ
ラレル変換回路を必要とし、イメージセンサ周辺の回路
が大きなものになってしまうという問題点を有していた
。
画像データ処理回路に送出する前に特別にシリアル／パ
ラレル変換回路を必要とし、イメージセンサ周辺の回路
が大きなものになってしまうという問題点を有していた
。
本発明は上記問題点に鑑み、周辺回路の構成を容易にす
るバイポーラ型イメージセンサ集積回路を提供するもの
である。
るバイポーラ型イメージセンサ集積回路を提供するもの
である。
問題点を解決するための手段
上記問題点を解決するために、本発明のバイポーラ型イ
メージセンサ集積回路はイメージセンサ駆動回路をバイ
ポーラ・プロセスによりイメージセンサと同一チップ上
に形成し、読み取り開始パルスを入力する端子と、クロ
ックを入力する端子と、イメージセンサ素子からのビッ
ト・シリアルなデータを出力する端子と、前記データを
所定のビット数のビット・パラレルなデータに変換する
ためのシリアル／パラレル変換制御信号を出力する端子
を備えたものである。
メージセンサ集積回路はイメージセンサ駆動回路をバイ
ポーラ・プロセスによりイメージセンサと同一チップ上
に形成し、読み取り開始パルスを入力する端子と、クロ
ックを入力する端子と、イメージセンサ素子からのビッ
ト・シリアルなデータを出力する端子と、前記データを
所定のビット数のビット・パラレルなデータに変換する
ためのシリアル／パラレル変換制御信号を出力する端子
を備えたものである。
作用
上記構成によりイメージセンサ及びその周辺の回路が一
つの集積回路に組み込まれ回路の小型化がはかられるこ
ととなる。
つの集積回路に組み込まれ回路の小型化がはかられるこ
ととなる。
実施例
第１図は本発明の実施例を示すブロック図で、６はイメ
ージセンサ駆動回路、７はイメージセンサ・アレイ、８
は前記センサ・アレイを時系列的に順次駆動するための
シフトレジスタ、９はシリアル・データが８個出力され
るごとにパルスを出力するためのＯＲゲートである。第
２図は第１図中のイメージセンサ・アレイ及びシフトレ
ジスタの回路図を示すもので、１０はフォトトランジス
タ・アレイ、１１はフォトトランジスタを駆動するため
の電流スイッチ・アレイ、１２はシフトレジスタを構成
するフリップ・フロップ、２１は読み取り開始パルスの
入力端子、２２はクロック・パルス入力端子、２３はシ
リアル・データ出力端子、２４はラッチ・パルスの出力
端子、２５は読み取り開始を知らせる出力端子、２６は
読み取り終了を知らせる出力端子、Ｑｌ、Ｃ２、・・・
は電流スイッチ・アレイ中の各スイッチである。第３図
は第２図中の各信号のタイミングを示すものであり、（
ａｌは読み取り開始パルス、（ｂ）はクロック・パルス
、（ｃ）は、シリアル出力、（ｄｌはランチ・パルスで
ある。
ージセンサ駆動回路、７はイメージセンサ・アレイ、８
は前記センサ・アレイを時系列的に順次駆動するための
シフトレジスタ、９はシリアル・データが８個出力され
るごとにパルスを出力するためのＯＲゲートである。第
２図は第１図中のイメージセンサ・アレイ及びシフトレ
ジスタの回路図を示すもので、１０はフォトトランジス
タ・アレイ、１１はフォトトランジスタを駆動するため
の電流スイッチ・アレイ、１２はシフトレジスタを構成
するフリップ・フロップ、２１は読み取り開始パルスの
入力端子、２２はクロック・パルス入力端子、２３はシ
リアル・データ出力端子、２４はラッチ・パルスの出力
端子、２５は読み取り開始を知らせる出力端子、２６は
読み取り終了を知らせる出力端子、Ｑｌ、Ｃ２、・・・
は電流スイッチ・アレイ中の各スイッチである。第３図
は第２図中の各信号のタイミングを示すものであり、（
ａｌは読み取り開始パルス、（ｂ）はクロック・パルス
、（ｃ）は、シリアル出力、（ｄｌはランチ・パルスで
ある。
以上のように構成されたバイポーラ型イメージセンサ集
積回路の動作を第１図、第２図、第３図を用いてその動
作を説明する。
積回路の動作を第１図、第２図、第３図を用いてその動
作を説明する。
第３図に示す読み取り開始パルス（ａ）が端子２１に入
力されるとシフトレジスタ内の各フリップ・フロップが
クリアされ読み取り開始を知らせる信号が端子２５から
イメージセンサ駆動回路６に出力される。そして第３図
に示すクロック・パルス（ｂｌが端子２２に入力される
と電流スイッチはＱｌ−Ｑｚ、・・・の順に選択され、
フォトトランジスタが順次駆動され、クロック・パルス
（ｂ）に同期したシリアル出力（Ｃ）が端子２３から出
力され、且つ、前記シリアル出力（Ｃ１が８個出力され
るごとにラッチ・パルスｆｄ）が端子２４から出力され
る。最後のフォトトランジスタが駆動されると端子２６
からイメージセンサ駆動回路６に信号が出力され読み取
りが終了する。
力されるとシフトレジスタ内の各フリップ・フロップが
クリアされ読み取り開始を知らせる信号が端子２５から
イメージセンサ駆動回路６に出力される。そして第３図
に示すクロック・パルス（ｂｌが端子２２に入力される
と電流スイッチはＱｌ−Ｑｚ、・・・の順に選択され、
フォトトランジスタが順次駆動され、クロック・パルス
（ｂ）に同期したシリアル出力（Ｃ）が端子２３から出
力され、且つ、前記シリアル出力（Ｃ１が８個出力され
るごとにラッチ・パルスｆｄ）が端子２４から出力され
る。最後のフォトトランジスタが駆動されると端子２６
からイメージセンサ駆動回路６に信号が出力され読み取
りが終了する。
発明の効果
以上のように本発明は、イメージセンサ・アレイを時系
列的に駆動するためのシフトレジスタにわずかな素子を
追加することによってシリアル／パラレル変換制御信号
を得ているので集積化に際して大きな負担とはならない
。且つ、外部にシリアル／パラレル変換回路を設ける必
要がなくなり大幅に回路素子を削減できる。
列的に駆動するためのシフトレジスタにわずかな素子を
追加することによってシリアル／パラレル変換制御信号
を得ているので集積化に際して大きな負担とはならない
。且つ、外部にシリアル／パラレル変換回路を設ける必
要がなくなり大幅に回路素子を削減できる。
第１図は、本発明の実施例を示すバイポーラ型イメージ
センサ集積回路のブロック図、第２図は、同回路のイメ
ージセンサ・アレイ及びシフトレジスタの回路図、第３
図は第２図中の各信号のタイミング図、第４図は従来例
の回路のブロック図である。 ６・・・・・・イメージセンサ駆動回路、７・・・・・
・イメージセンサ・アレイ、８・旧・・シフトレジスタ
、９・・・・・・ＯＲゲート、１０・・・・・・フォト
トランジスタ・アレイ、１１・・・・・・電流スイッチ
・アレイ、１２・・・・・・フリップ・フロップ。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 区 目、Ｖ）＋ 以 迂
センサ集積回路のブロック図、第２図は、同回路のイメ
ージセンサ・アレイ及びシフトレジスタの回路図、第３
図は第２図中の各信号のタイミング図、第４図は従来例
の回路のブロック図である。 ６・・・・・・イメージセンサ駆動回路、７・・・・・
・イメージセンサ・アレイ、８・旧・・シフトレジスタ
、９・・・・・・ＯＲゲート、１０・・・・・・フォト
トランジスタ・アレイ、１１・・・・・・電流スイッチ
・アレイ、１２・・・・・・フリップ・フロップ。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 区 目、Ｖ）＋ 以 迂
Claims (1)
- 複数個のイメージセンサ素子からなるセンサ・アレイと
、前記イメージセンサ素子を順次時系列的に駆動するシ
フトレジスタと、読み取り開始パルスを入力する端子と
、クロックを入力する端子と、前記イメージセンサ素子
からのビット・シリアルなデータを出力する端子と、前
記データを所定のビット数のビット・パラレルなデータ
に変換するためのシリアル／パラレル変換制御信号を出
力する端子とを有することを特徴とするバイポーラ型イ
メージセンサ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199715A JPS6259461A (ja) | 1985-09-10 | 1985-09-10 | バイポ−ラ型イメ−ジセンサ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199715A JPS6259461A (ja) | 1985-09-10 | 1985-09-10 | バイポ−ラ型イメ−ジセンサ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6259461A true JPS6259461A (ja) | 1987-03-16 |
Family
ID=16412403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60199715A Pending JPS6259461A (ja) | 1985-09-10 | 1985-09-10 | バイポ−ラ型イメ−ジセンサ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6259461A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922351A (ja) * | 1982-07-28 | 1984-02-04 | Toshiba Corp | 混成集積回路の製造方法 |
| JPH01184405A (ja) * | 1988-01-18 | 1989-07-24 | Kumamoto Techno Porisu Zaidan | 物体計測装置 |
-
1985
- 1985-09-10 JP JP60199715A patent/JPS6259461A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922351A (ja) * | 1982-07-28 | 1984-02-04 | Toshiba Corp | 混成集積回路の製造方法 |
| JPH01184405A (ja) * | 1988-01-18 | 1989-07-24 | Kumamoto Techno Porisu Zaidan | 物体計測装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0221307A2 (en) | Signal electrode drive apparatus for use in a liquid crystal display | |
| JP3068394B2 (ja) | センサシステム | |
| JPH03274957A (ja) | 画像読取り装置 | |
| JPH0554667A (ja) | 直列データ・並列データ相互変換機能付きメモリ素子 | |
| JP2581318B2 (ja) | 半導体集積回路装置 | |
| JPS63229922A (ja) | パリテイ検出器 | |
| JP2561308B2 (ja) | データのスタック装置 | |
| JP2984429B2 (ja) | 半導体集積回路 | |
| JP2615471B2 (ja) | キーボード装置 | |
| JPH02226936A (ja) | デイジタル信号入出力回路 | |
| KR910009792B1 (ko) | 팩시밀리의 화신호 처리회로 | |
| JPH035788A (ja) | 表示装置駆動用ｌｓｉ | |
| JP2569498B2 (ja) | フリツプフロツプ | |
| JPH02129784A (ja) | Ｉｃカード | |
| SU951338A1 (ru) | Устройство дл считывани информации | |
| JP2595707B2 (ja) | メモリ装置 | |
| JPS6036630B2 (ja) | 電子回路装置 | |
| JPS6367688B2 (ja) | ||
| JP2704063B2 (ja) | Ｃｃｄイメージセンサ制御回路 | |
| EP0173570A2 (en) | Shift register circuit | |
| SU1399736A1 (ru) | Устройство дл суммировани временных интервалов | |
| JPH0134493B2 (ja) | ||
| JPS62149255A (ja) | 画像読取装置 | |
| JPH02189669A (ja) | シリアル転送回路 | |
| JPS62130495A (ja) | 複数センサの制御方法 |