JPS6367688B2 - - Google Patents
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- Publication number
- JPS6367688B2 JPS6367688B2 JP55152052A JP15205280A JPS6367688B2 JP S6367688 B2 JPS6367688 B2 JP S6367688B2 JP 55152052 A JP55152052 A JP 55152052A JP 15205280 A JP15205280 A JP 15205280A JP S6367688 B2 JPS6367688 B2 JP S6367688B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- circuit
- shift register
- msb
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/017—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising using recirculating storage elements
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は信号処理プロセツサのシリアル入力回
路の改良に関するものである。
路の改良に関するものである。
信号処理プロセツサの用途の１つは、従来アナ
ログ信号をアナログ回路で処理していたものをデ
イジタル的に処理することである。従つて、アナ
ログ信号をデイジタル信号に変換するＡ／Ｄ変換
器を外付けしなければならない。このために信号
処理プロセツサは、Ａ／Ｄ変換器からの信号を入
力するシリアル入力回路が設けられている。
ログ信号をアナログ回路で処理していたものをデ
イジタル的に処理することである。従つて、アナ
ログ信号をデイジタル信号に変換するＡ／Ｄ変換
器を外付けしなければならない。このために信号
処理プロセツサは、Ａ／Ｄ変換器からの信号を入
力するシリアル入力回路が設けられている。
アナログ信号は、標本化周波数でサンプリング
されデイジタル信号に変換される。デイジタル信
号はビツト情報に置換えられる。即ち、サンプリ
ングしたアナログ値を所要とするビツト長で表現
する。ビツト長は、長ければ長いほど精度よいサ
ンプリング値となるが、信号処理プロセツサが処
理するに要する時間および回路規模等から制限を
受ける。たとえば信号処理プロセツサを制御する
ものとしてマイクロコンピユータを使用するとデ
ータビツト長は最大16ビツトとする必要がある。
信号処理プロセツサが処理するビツト長は、一定
ビツト数、例えば16ビツトまで処理できるインタ
フエースを持つことが要求される。従つて、シリ
アル入力回路についても16ビツトまで対応できる
回路が設けられている。
されデイジタル信号に変換される。デイジタル信
号はビツト情報に置換えられる。即ち、サンプリ
ングしたアナログ値を所要とするビツト長で表現
する。ビツト長は、長ければ長いほど精度よいサ
ンプリング値となるが、信号処理プロセツサが処
理するに要する時間および回路規模等から制限を
受ける。たとえば信号処理プロセツサを制御する
ものとしてマイクロコンピユータを使用するとデ
ータビツト長は最大16ビツトとする必要がある。
信号処理プロセツサが処理するビツト長は、一定
ビツト数、例えば16ビツトまで処理できるインタ
フエースを持つことが要求される。従つて、シリ
アル入力回路についても16ビツトまで対応できる
回路が設けられている。
信号処理プロセツサを処理するマイクロコンピ
ユータは、８ビツトあるいは16ビツトであるた
め、従来シリアル入力回路は以下のような機能の
ものであつた。
ユータは、８ビツトあるいは16ビツトであるた
め、従来シリアル入力回路は以下のような機能の
ものであつた。
上記した内容は、Ａ／Ｄ変換器からの入力され
るシリアルデータの例であるが、信号処理プロセ
ツサは、この他デイジタルの任意のシリアルデー
タを処理するものであり、シリアルに入力される
データ配列の構成は、最上位ビツト（以下MSB
と称す）が先頭のものと最下位ビツト（以下
LSBと称す）が先頭のものがある。従来のシリ
アル入力回路の１つは、ビツト長を８ビツトある
いは16ビツトと限定し、MSBとLSBの配列は限
定しないものと、もう１つは、ビツト配列を
LSB先頭に限定しビツト長は16ビツト以下は任
意に入力できるものがあつた。
るシリアルデータの例であるが、信号処理プロセ
ツサは、この他デイジタルの任意のシリアルデー
タを処理するものであり、シリアルに入力される
データ配列の構成は、最上位ビツト（以下MSB
と称す）が先頭のものと最下位ビツト（以下
LSBと称す）が先頭のものがある。従来のシリ
アル入力回路の１つは、ビツト長を８ビツトある
いは16ビツトと限定し、MSBとLSBの配列は限
定しないものと、もう１つは、ビツト配列を
LSB先頭に限定しビツト長は16ビツト以下は任
意に入力できるものがあつた。
従来のものは、例えば10ビツトでMSB先頭の
シリアルデータのものを処理することができない
ことになる。
シリアルデータのものを処理することができない
ことになる。
即ち、従来の信号処理プロセツサでは入力回路
としてビツト長とビツト配列に制限をして使用し
なければならないという欠点があつた。
としてビツト長とビツト配列に制限をして使用し
なければならないという欠点があつた。
本発明の目的は、上記の欠点を解決するため、
入力信号のビツト長とビツト配列の制限をなくし
汎用性のある信号処理プロセツサ実現することで
ある。
入力信号のビツト長とビツト配列の制限をなくし
汎用性のある信号処理プロセツサ実現することで
ある。
本発明の要旨は、入力されたビツト配列が
MSB先頭であるかLSB先頭であるかを選択する
回路を有し、その選択結果に応答してビツト配列
をシリアル入力回路中のシフトレジスタの所定位
置にとり込み、MSB先頭の場合およびLSB先頭
の場合のうちの一方の場合はビツト配列を変え
ず、また、上記場合のうちの他方の場合は逆順の
ビツト配列に切換えてデータバスに出力する手段
を有することを特徴とする信号処理プロセツサで
ある。
MSB先頭であるかLSB先頭であるかを選択する
回路を有し、その選択結果に応答してビツト配列
をシリアル入力回路中のシフトレジスタの所定位
置にとり込み、MSB先頭の場合およびLSB先頭
の場合のうちの一方の場合はビツト配列を変え
ず、また、上記場合のうちの他方の場合は逆順の
ビツト配列に切換えてデータバスに出力する手段
を有することを特徴とする信号処理プロセツサで
ある。
以下、実施例によつて本発明を詳細に説明す
る。第１図は本発明による信号処理プロセツサの
一実施例の構成を示す。
る。第１図は本発明による信号処理プロセツサの
一実施例の構成を示す。
第１図において、１０は信号処理プロセツサ、
１は並列入力端子、２は制御入力端子、３はクロ
ツク入力端子、４はシリアル出力端子、５はシリ
アル入力端子、１１は並列入出力回路、１２はデ
ータメモリ、１３は乗算回路、１４は加減算回
路、１５はレジスタ、１６はインストラクシヨン
メモリ、１７は制御入力回路、１８はタイミング
発生回路、１９はシリアル出力回路、２０はシリ
アル入力回路、２１は命令信号、２２は制御信
号、２３シリアル入力回路出力信号、２４タイミ
ング信号、２５はデータバスラインである。
１は並列入力端子、２は制御入力端子、３はクロ
ツク入力端子、４はシリアル出力端子、５はシリ
アル入力端子、１１は並列入出力回路、１２はデ
ータメモリ、１３は乗算回路、１４は加減算回
路、１５はレジスタ、１６はインストラクシヨン
メモリ、１７は制御入力回路、１８はタイミング
発生回路、１９はシリアル出力回路、２０はシリ
アル入力回路、２１は命令信号、２２は制御信
号、２３シリアル入力回路出力信号、２４タイミ
ング信号、２５はデータバスラインである。
第２図は第１図におけるシリアル入力回路２０
の詳細を示す。第２図において、第１図と同番号
は同じ回路および信号線を示す。第２図におい
て、５２はシリアル入力クロツク（以下、SICK
と称す）、５１はシリアル入力データ（以下、SI
と称す）、５３はシリアル入力イネーブル信号
（以下、SIENと称す）、２０１はSIEN立上り検
出回路、２０２はリセツトパルス作成回路、２０
３は16ビツトカウンタ回路、２０４は４入力
NAND回路、２０５は４入力AND回路、２０６
は３入力AND回路、２０７は２入力OR回路、２
０８はインバータ回路、２０９は16ビツトシフト
レジスタ回路、２１０はビツト配列切換およびバ
ス出力切換回路、３１はSIEN立上り検出回路出
力信号、３２はシフトレジスタ用クロツク、３３
はリセツトパルス、３４は16ビツトカウント出力
信号である。
の詳細を示す。第２図において、第１図と同番号
は同じ回路および信号線を示す。第２図におい
て、５２はシリアル入力クロツク（以下、SICK
と称す）、５１はシリアル入力データ（以下、SI
と称す）、５３はシリアル入力イネーブル信号
（以下、SIENと称す）、２０１はSIEN立上り検
出回路、２０２はリセツトパルス作成回路、２０
３は16ビツトカウンタ回路、２０４は４入力
NAND回路、２０５は４入力AND回路、２０６
は３入力AND回路、２０７は２入力OR回路、２
０８はインバータ回路、２０９は16ビツトシフト
レジスタ回路、２１０はビツト配列切換およびバ
ス出力切換回路、３１はSIEN立上り検出回路出
力信号、３２はシフトレジスタ用クロツク、３３
はリセツトパルス、３４は16ビツトカウント出力
信号である。
第２図の回路の動作を第３図および第４図を用
いて説明する。第３図のタイムチヤートの各信表
示番号は、第２図の信号線の番号に対応してい
る。
いて説明する。第３図のタイムチヤートの各信表
示番号は、第２図の信号線の番号に対応してい
る。
第３図のＡでLSB先頭の12ビツト入力の場合
と、第３図のＢでMSB先頭の12ビツト入力場合
を動作説明する。
と、第３図のＢでMSB先頭の12ビツト入力場合
を動作説明する。
最初に第３図のＡのLSB先頭の場合の説明を
する。SICK５２は常時入力されているクロツク
信号である。SI５１は、SICK５２の立上りに同
期して変化する入力データである。シリアルデー
タを入力する場合、SIEN５３をバイナリ“１”
にする。SIEN５３は、SICK５２の立下りに同
期し、入力ビツト長に対応する時間“１”にホー
ルドする。入力データ12ビツト長の場合、SICK
５２の12クロツク区間“１”を保持し、第３図の
５３のシーケーンスとなる。SI５１は、SIEN５
３が立上つた次のクロツクの立上りから入力され
る。
する。SICK５２は常時入力されているクロツク
信号である。SI５１は、SICK５２の立上りに同
期して変化する入力データである。シリアルデー
タを入力する場合、SIEN５３をバイナリ“１”
にする。SIEN５３は、SICK５２の立下りに同
期し、入力ビツト長に対応する時間“１”にホー
ルドする。入力データ12ビツト長の場合、SICK
５２の12クロツク区間“１”を保持し、第３図の
５３のシーケーンスとなる。SI５１は、SIEN５
３が立上つた次のクロツクの立上りから入力され
る。
SIENの立上り検出回路２０１は、SIENが立
上つたことを、信号処理プロセツサの内部のタイ
ミング２４でサンプリングして検出し、SIEN立
上り検出回路出力信号３１を出力する。この回路
立上りのみ検出するため、SIEN５３が立下がる
と同時に“０”に戻る。SIEN立上り検出回路出
力信号３１は、第３図の３１に示すタイムチヤー
トとなる。
上つたことを、信号処理プロセツサの内部のタイ
ミング２４でサンプリングして検出し、SIEN立
上り検出回路出力信号３１を出力する。この回路
立上りのみ検出するため、SIEN５３が立下がる
と同時に“０”に戻る。SIEN立上り検出回路出
力信号３１は、第３図の３１に示すタイムチヤー
トとなる。
MSBが先頭かあるいはLSBが先頭かは、信号
処理プロセツサはあらかじめ選択しておく。この
選択する制御信号が制御信号２２である。バイナ
リ“１”のとき、MSBが先頭であり、バイナリ
“０”がLSBが先頭である制御をする。LSBが先
頭のときは、AND回路２０６が選択され、SICK
５２は、SIEN立上り検出回路信号３１が“１”
の間だけ有効になる。このタイムチヤートが第３
図のＡの３２に示すものであり、入力ビツト数に
対応するクロツクがOR２０７から出力させる。
シフトレジスタ用クロツク３２は、16ビツトシフ
トレジスタ２０９のクロツクとして使用される。
SI５１は、12ビツトでありこのビツト数だけシフ
トレジスタにSROからSR１１まで入力される。
シフトレジスタSR１１には、LSBがストアされ、
シフトレジスタSR１にはMSBがストアされ、シ
フトレジスタSROには符号ビツト（以下、SIGN
と称す）がストアされる。
処理プロセツサはあらかじめ選択しておく。この
選択する制御信号が制御信号２２である。バイナ
リ“１”のとき、MSBが先頭であり、バイナリ
“０”がLSBが先頭である制御をする。LSBが先
頭のときは、AND回路２０６が選択され、SICK
５２は、SIEN立上り検出回路信号３１が“１”
の間だけ有効になる。このタイムチヤートが第３
図のＡの３２に示すものであり、入力ビツト数に
対応するクロツクがOR２０７から出力させる。
シフトレジスタ用クロツク３２は、16ビツトシフ
トレジスタ２０９のクロツクとして使用される。
SI５１は、12ビツトでありこのビツト数だけシフ
トレジスタにSROからSR１１まで入力される。
シフトレジスタSR１１には、LSBがストアされ、
シフトレジスタSR１にはMSBがストアされ、シ
フトレジスタSROには符号ビツト（以下、SIGN
と称す）がストアされる。
シフトレジスタ２０９にLSB先頭でストアさ
れた入力データは、ビツト配列切換およびバス出
力切換回路２１０にそのまま伝送される。このデ
ータがデータバスライン２５まで出力される動作
を第４図Ａで説明する。第４図の１０１は、シフ
トレジスタにストアされているデータの状態を示
している。このビツト配列を、制御信号２２でシ
フトレジスタSR１５のビツトは、データバスラ
イン２0にシフトレジスタSROのビツトはデータ
バスライン２15になるように切換えをする。この
状態は第４図Ａの矢印に対応する切換えである。
即ち、データバスラインにシフトレジスタのビツ
トを送出する場合には、ビツト配列を入力された
ビツト配列と逆にする。ビツト配列を変えると同
時に、転送する命令信号２１でデータはデータバ
スライン２５に出力される。
れた入力データは、ビツト配列切換およびバス出
力切換回路２１０にそのまま伝送される。このデ
ータがデータバスライン２５まで出力される動作
を第４図Ａで説明する。第４図の１０１は、シフ
トレジスタにストアされているデータの状態を示
している。このビツト配列を、制御信号２２でシ
フトレジスタSR１５のビツトは、データバスラ
イン２0にシフトレジスタSROのビツトはデータ
バスライン２15になるように切換えをする。この
状態は第４図Ａの矢印に対応する切換えである。
即ち、データバスラインにシフトレジスタのビツ
トを送出する場合には、ビツト配列を入力された
ビツト配列と逆にする。ビツト配列を変えると同
時に、転送する命令信号２１でデータはデータバ
スライン２５に出力される。
LSBが先頭のデータとして入力された場合は
SIENで指定されたビツト長をシフトレジスタ
SROから順次ストアし、データバスに出力する
場合はビツト配列をストアしたビツト配列と逆に
するシリアル入力回路の動作をする。
SIENで指定されたビツト長をシフトレジスタ
SROから順次ストアし、データバスに出力する
場合はビツト配列をストアしたビツト配列と逆に
するシリアル入力回路の動作をする。
次にMSBが先頭の場合の動作を説明する。
MSBが先頭の場合は、第３図Ｂおよび第４図
Ｂのタイムチヤートの動作となる。第２図の２０
１までの動作は、LSB先頭の場合と同じである。
Ｂのタイムチヤートの動作となる。第２図の２０
１までの動作は、LSB先頭の場合と同じである。
立上り検出回路２０１の出力からの信号３１と
SIEN５３からリセツトパルス３３を作成する。
このリセツトパルス３３は、16ビツトカウンタ２
０３をイニシヤル状態からスタートさせるための
信号である。第３図の３３のタイムチヤートに示
すパルスである。16ビツトカウンタ２０３の出力
をNAND回路２０４を通すことにより、リセツ
トパルスが印加された後、第３図の３４のタイム
チヤートのように立上り、16ビツトカウント後立
下がる動作となる。
SIEN５３からリセツトパルス３３を作成する。
このリセツトパルス３３は、16ビツトカウンタ２
０３をイニシヤル状態からスタートさせるための
信号である。第３図の３３のタイムチヤートに示
すパルスである。16ビツトカウンタ２０３の出力
をNAND回路２０４を通すことにより、リセツ
トパルスが印加された後、第３図の３４のタイム
チヤートのように立上り、16ビツトカウント後立
下がる動作となる。
一方、MSB先頭時には制御信号２２は“１”
であるためAND回路２０５が有効となり、 NAND回路２０４の出力３４で制御された時
間の16ビツト分のSICK５２をシフトし、ジスタ
クロツク３２に出力する。
であるためAND回路２０５が有効となり、 NAND回路２０４の出力３４で制御された時
間の16ビツト分のSICK５２をシフトし、ジスタ
クロツク３２に出力する。
入力データSI５１は、第３図のＢのように、
MSB側をシフトレジスタ２０９の最上位である
シフトレジスタSR１５までシフトレストアする。
12ビツト以降のデータは空の状態のまま、シフト
レジスタに入力することになる。
MSB側をシフトレジスタ２０９の最上位である
シフトレジスタSR１５までシフトレストアする。
12ビツト以降のデータは空の状態のまま、シフト
レジスタに入力することになる。
シフトレジスタ２０９にストアされたデータは
第４図の１０３に示すように配列されたことにな
る。このデータは、そのままビツト配列切換回路
およびデータバス出力切換回路２１０に送られ
る。制御信号２２がバイナリ“１”であるため、
データ２１０の回路では、第４図の１０４のよう
に、ビツト配列は変えないでそのまま、命令信号
２１によりデータバスライン２５に出力する。
第４図の１０３に示すように配列されたことにな
る。このデータは、そのままビツト配列切換回路
およびデータバス出力切換回路２１０に送られ
る。制御信号２２がバイナリ“１”であるため、
データ２１０の回路では、第４図の１０４のよう
に、ビツト配列は変えないでそのまま、命令信号
２１によりデータバスライン２５に出力する。
MSBが先頭のデータとして入力された場合は
１〜16ビツトのどんなビツト長でも、最上位のシ
フトレジスタまで先頭ビツトをシフトし、ビツト
配列を変えずにデータバスに出力するシリアル入
力回路の動作をする。
１〜16ビツトのどんなビツト長でも、最上位のシ
フトレジスタまで先頭ビツトをシフトし、ビツト
配列を変えずにデータバスに出力するシリアル入
力回路の動作をする。
尚、以下の実施例においては、シフトレジスタ
中のビツト配列をデータバスに出力するに際し、
先頭がLSBである場合にビツト配列を逆順とす
る例を示しているが、逆に先頭がMSBである場
合に逆順とする方法ももちろん可能である。もつ
ともこの場合には、シフトレジスタとデータバス
との接続を上位、下位が逆になるようにしておく
必要があるのは言うまでもない。
中のビツト配列をデータバスに出力するに際し、
先頭がLSBである場合にビツト配列を逆順とす
る例を示しているが、逆に先頭がMSBである場
合に逆順とする方法ももちろん可能である。もつ
ともこの場合には、シフトレジスタとデータバス
との接続を上位、下位が逆になるようにしておく
必要があるのは言うまでもない。
以上説明したごとく本発明によれば、信号処理
プロセツサを使用する際、シリアル入力のデータ
のビツト長は最大ビツト長以下は任意に入力でき
る上に、さらにMSB先頭またはLSB先頭のどち
らのビツト配列でも入力できる新しい機能を実現
できる。従つて、信号処理プロセツサとして汎用
性が高くなり、経済的な装置が作れることにな
る。
プロセツサを使用する際、シリアル入力のデータ
のビツト長は最大ビツト長以下は任意に入力でき
る上に、さらにMSB先頭またはLSB先頭のどち
らのビツト配列でも入力できる新しい機能を実現
できる。従つて、信号処理プロセツサとして汎用
性が高くなり、経済的な装置が作れることにな
る。
第１図は、本発明による信号処理プロセツサの
一実施例の構成を示したものであり、第２図は上
記実施における本発明の要部であるシリアル入力
回路、第３図は動作説明のためのタイムチヤート
第４図はビツト配列切換とデータバス出力の関係
を示した図である。 ２０：シリアル入力回路、２０１：立上り検出
回路、２０２；リセツトパルス作成回路、２０
３；16ビツトカウンタ回路、２０４；NAND回
路、２０５；２０６；AND回路、２０７；OR回
路、２０８；インバータ回路、２０９；16ビツト
シフトレジスタ回路、２１０；ビツト配列切換お
よびデータバス出力切換回路。
一実施例の構成を示したものであり、第２図は上
記実施における本発明の要部であるシリアル入力
回路、第３図は動作説明のためのタイムチヤート
第４図はビツト配列切換とデータバス出力の関係
を示した図である。 ２０：シリアル入力回路、２０１：立上り検出
回路、２０２；リセツトパルス作成回路、２０
３；16ビツトカウンタ回路、２０４；NAND回
路、２０５；２０６；AND回路、２０７；OR回
路、２０８；インバータ回路、２０９；16ビツト
シフトレジスタ回路、２１０；ビツト配列切換お
よびデータバス出力切換回路。
Claims (1)
- 【特許請求の範囲】 １ シフトレジスタを有するシリアル入力回路を
持つ信号処理プロセツサであつて、前記シリアル
入力回路は、最上位ビツト（以下、MSBと称す
る）が先頭のビツト配列であるかあるいは最下位
ビツト（以下、LSBと称する）が先頭のビツト
配列であるかを選択する回路を有し、前記シフト
レジスタは第１の所定ビツトと、前記第１の所定
ビツトよりも入力端側の第２の所定ビツトを含む
複数ビツト構成を有し、 前記ビツト配列の先頭がMSBの場合には、前
記MSBが前記第１の所定ビツトに一致するよう
に前記ビツト配列を前記シフトレジスタにとり込
み、前記ビツト配列の先頭がLSBの場合には、
前記MSBが前記第２の所定ビツトに一致するよ
うに前記ビツト配列を前記シフトレジスタにとり
込む手段を有し、さらに、 前記先頭がMSBである場合および先頭がLSB
である場合のうちの一方の場合には前記とり込ん
だビツト配列を変えないでデータバスに出力し、
前記両場合のうちの他方の場合には、前記とり込
んだビツト配列を逆順のビツト配列に切換えてデ
ータバスに出力する手段を有することを特徴とす
る信号処理プロセツサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15205280A JPS5776633A (en) | 1980-10-31 | 1980-10-31 | Signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15205280A JPS5776633A (en) | 1980-10-31 | 1980-10-31 | Signal processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5776633A JPS5776633A (en) | 1982-05-13 |
| JPS6367688B2 true JPS6367688B2 (ja) | 1988-12-27 |
Family
ID=15531990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15205280A Granted JPS5776633A (en) | 1980-10-31 | 1980-10-31 | Signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5776633A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63265323A (ja) * | 1986-12-19 | 1988-11-01 | Fujitsu Ltd | ビット配列変換方式 |
| US5138641A (en) * | 1989-04-27 | 1992-08-11 | Advanced Micro Devices, Inc. | Bit residue correction in a dlc receiver |
| KR20180120560A (ko) * | 2016-02-25 | 2018-11-06 | 파나소닉 인텔렉츄얼 프로퍼티 코포레이션 오브 아메리카 | 신호 복호 방법, 신호 복호 장치 및 프로그램 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022422Y2 (ja) * | 1979-02-20 | 1985-07-03 | 日本電気株式会社 | 演算装置 |
| JPS55124036A (en) * | 1979-03-16 | 1980-09-24 | Meidensha Electric Mfg Co Ltd | Exciter |
-
1980
- 1980-10-31 JP JP15205280A patent/JPS5776633A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5776633A (en) | 1982-05-13 |
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