JPS5917712A - ベ−ス電流補正回路 - Google Patents
ベ−ス電流補正回路Info
- Publication number
- JPS5917712A JPS5917712A JP57128701A JP12870182A JPS5917712A JP S5917712 A JPS5917712 A JP S5917712A JP 57128701 A JP57128701 A JP 57128701A JP 12870182 A JP12870182 A JP 12870182A JP S5917712 A JPS5917712 A JP S5917712A
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- collector
- npn
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は演算増幅器の入力部もしくは後段増幅器とし
て使用されるベース電流補正回路に関するものである。
て使用されるベース電流補正回路に関するものである。
周知のように、演算増幅器においては、入力インビーダ
ンスが有限値であシ、このため入力バイアス電流を可及
的に小さくさせることが要求される。
ンスが有限値であシ、このため入力バイアス電流を可及
的に小さくさせることが要求される。
第１図は入力バイアス電流を小さくさせるためのベース
電流補正回路を組み込んだ従来の演算増幅器の構成を示
すものである。
電流補正回路を組み込んだ従来の演算増幅器の構成を示
すものである。
同図において、 （１） 、 （２）は互にエミッタ同
志を接続した第１および第２ＯＮＰＮ トランジスタ、
（３）はｌ対の入力端子Ｔｓ 、 Ｔ、の一方Ｔ１にベ
ースが接続された第８のＮＰＮ ） ９ンジスタで、エ
ミッタが上記第１のトランジスタ（１）のベースに接続
されている。（４）は他方の入力端子ＴＩにベースが接
続された第４のＮＰＮ）ランジスタであり、そのエミッ
タが上記第２のトランジスタ（２）のベースに接続され
ている。（５） 、 （６１は互にベース同志が接続さ
れて、ミラー回路を構成するｌ対のＰＮＰ ）ランジス
タで、一方のトランジスタ（５）はそのベース・コレク
タ間が短絡されてダイオードとして構成されている。
志を接続した第１および第２ＯＮＰＮ トランジスタ、
（３）はｌ対の入力端子Ｔｓ 、 Ｔ、の一方Ｔ１にベ
ースが接続された第８のＮＰＮ ） ９ンジスタで、エ
ミッタが上記第１のトランジスタ（１）のベースに接続
されている。（４）は他方の入力端子ＴＩにベースが接
続された第４のＮＰＮ）ランジスタであり、そのエミッ
タが上記第２のトランジスタ（２）のベースに接続され
ている。（５） 、 （６１は互にベース同志が接続さ
れて、ミラー回路を構成するｌ対のＰＮＰ ）ランジス
タで、一方のトランジスタ（５）はそのベース・コレク
タ間が短絡されてダイオードとして構成されている。
（８）は上記第１のトランジスタ（１）のエミッタに接
続された定電流源である。（９）はＮＰＮ出力トランジ
スタ、α０は出力トランジスタ（９）のエミッタに接続
された抵抗体で、この抵抗体叫と上記トランジスタ（９
）との直列回路は電源Ｑｌｌの両端に並列に接続されて
お９、抵抗体叫とトランジスタ（９）との接続点を出力
端子Ｔ・に接続しである。
続された定電流源である。（９）はＮＰＮ出力トランジ
スタ、α０は出力トランジスタ（９）のエミッタに接続
された抵抗体で、この抵抗体叫と上記トランジスタ（９
）との直列回路は電源Ｑｌｌの両端に並列に接続されて
お９、抵抗体叫とトランジスタ（９）との接続点を出力
端子Ｔ・に接続しである。
この回路において、トランジスタ（３ｉ 、 （４１の
エミッタ電流は各トランジスタ（１） 、 （２）のｌ
／ ｈＦ Ｅとなシ、入力端子ＴＩ、 Ｔ鵞の入力バ
イアス電流はそれぞれトランジスタ＋３＞ 、 （４）
の各エミッタ電流の１／ｈｐｇと小さくなる。しかし、
この従来のものはトランジスタ（３１、（４）の各エン
ツタ電流が小さくなるため、全体の周波数特性を悪くさ
せる欠点がある。
エミッタ電流は各トランジスタ（１） 、 （２）のｌ
／ ｈＦ Ｅとなシ、入力端子ＴＩ、 Ｔ鵞の入力バ
イアス電流はそれぞれトランジスタ＋３＞ 、 （４）
の各エミッタ電流の１／ｈｐｇと小さくなる。しかし、
この従来のものはトランジスタ（３１、（４）の各エン
ツタ電流が小さくなるため、全体の周波数特性を悪くさ
せる欠点がある。
この発明は上記従来のものの欠点を除去するためになさ
れたもので、エミッタを定電流源に接続した多分割コレ
クタ形のラテラルＰＮＰ トランジスタの各コレクタを
第１および第２のＮＰＮ）ランジスタの各ベースにそれ
ぞれ接続することによシ、周波数特性の悪化を招くこと
なく、入力バイアス電流を抑制できるベース電流補正回
路を提供することを目的としている。
れたもので、エミッタを定電流源に接続した多分割コレ
クタ形のラテラルＰＮＰ トランジスタの各コレクタを
第１および第２のＮＰＮ）ランジスタの各ベースにそれ
ぞれ接続することによシ、周波数特性の悪化を招くこと
なく、入力バイアス電流を抑制できるベース電流補正回
路を提供することを目的としている。
以下、この発明の一実施例を図面にしたがって説明する
。
。
第２図はこの発明に係るベース電流補正回路の一例を示
すものである。
すものである。
同図において、（社）はベースが入力端子ＴＩに接続さ
れた第１のＮＰＮ）ランジスタ、（支）は第１のＮＰＮ
）ランジスタＱυのコレクタ電流Ｉと等しい電流Ｉを発
生する定電流源、＠は上記定電流源■にコレクタが接続
された第２ＯＮＰＮ）ランジスタである。（至）は多分
割コレクタ形のラテラルＰＮＰトランジスタであり、エ
ミッタが上記定電流源（支）と第２のＮＰＮ ）ランジ
スタＡのコレクタとの接続点に接続されている。上記Ｐ
ＮＰ ）ランジスタ（２）の第１のコレクタ（２４ａ）
が第１のＮＰＮ トランジスタ（社）のベースに、第２
のコレクタ（２４ｂ）が第２のＮＰＮ ）ランジスタ囚
）のベースにそれぞれ接続されている。
れた第１のＮＰＮ）ランジスタ、（支）は第１のＮＰＮ
）ランジスタＱυのコレクタ電流Ｉと等しい電流Ｉを発
生する定電流源、＠は上記定電流源■にコレクタが接続
された第２ＯＮＰＮ）ランジスタである。（至）は多分
割コレクタ形のラテラルＰＮＰトランジスタであり、エ
ミッタが上記定電流源（支）と第２のＮＰＮ ）ランジ
スタＡのコレクタとの接続点に接続されている。上記Ｐ
ＮＰ ）ランジスタ（２）の第１のコレクタ（２４ａ）
が第１のＮＰＮ トランジスタ（社）のベースに、第２
のコレクタ（２４ｂ）が第２のＮＰＮ ）ランジスタ囚
）のベースにそれぞれ接続されている。
上記構成において、第１および第２のＮＰＮ）ランジス
タＱυ、轍が集積回路構造で作られている場合、それぞ
れのエミッタ接地電流増幅率）ＩＰＩＩ！の揃いは非常
に良い。このため１両トランジスタ（２１）、 ｎの電
流増幅率１１ＦＲが一致しているとして説明を行なう。
タＱυ、轍が集積回路構造で作られている場合、それぞ
れのエミッタ接地電流増幅率）ＩＰＩＩ！の揃いは非常
に良い。このため１両トランジスタ（２１）、 ｎの電
流増幅率１１ＦＲが一致しているとして説明を行なう。
上記第１のＮＰＮ ）ランジスタ（２１）のコレクタ電
流を工とすれば、そのベース電流はｌ／ｈＦＦ、である
。ｈ記第ｉのＮＰＮ ）ランジスタ（２１１のコレクタ
電流と同じ電流値に設定されている定電流源（支）の電
流■は、第１および第２のＮＰＮ）ジンジスタシＤ、囚
の各電流増幅率ｈＦＥが十分大きければ、はぼ、第２Ｏ
ＮＰＮ ）ランジスタ（２３）のコレクタ電流となる。
流を工とすれば、そのベース電流はｌ／ｈＦＦ、である
。ｈ記第ｉのＮＰＮ ）ランジスタ（２１１のコレクタ
電流と同じ電流値に設定されている定電流源（支）の電
流■は、第１および第２のＮＰＮ）ジンジスタシＤ、囚
の各電流増幅率ｈＦＥが十分大きければ、はぼ、第２Ｏ
ＮＰＮ ）ランジスタ（２３）のコレクタ電流となる。
したがって、第２のＮＰＮ）ジンジスタ例のベース電流
は、Ｉ／ｈＦＥとなシ、これは多分割コレクタ形の２チ
ラルＰＮＰ トランジスタ（２）の１つのコレクタ（２
４ｂ）のコレクタ電流となる。
は、Ｉ／ｈＦＥとなシ、これは多分割コレクタ形の２チ
ラルＰＮＰ トランジスタ（２）の１つのコレクタ（２
４ｂ）のコレクタ電流となる。
上記２チラルＰＮＰ ）ランジスタ例の各コレクタ（２
４ｍ）、（２４ｂ）の大きさが等しいならば、第１のＮ
ＰＮ トランジスタ（社）のベースに接続されている上
記ラテラルＰＮＰ）ランジスタ（支）のコレクタ（２４
ａ）を流れるコレクタ電流もｌ ／ ’Ｑ Ｆ Ｂとな
シ、上記第１のＮＰＮ ） ２ンジスタ（２）のベース
電流と等しくなるため、入力端子ＴＩに電流は流れない
ことになる。
４ｍ）、（２４ｂ）の大きさが等しいならば、第１のＮ
ＰＮ トランジスタ（社）のベースに接続されている上
記ラテラルＰＮＰ）ランジスタ（支）のコレクタ（２４
ａ）を流れるコレクタ電流もｌ ／ ’Ｑ Ｆ Ｂとな
シ、上記第１のＮＰＮ ） ２ンジスタ（２）のベース
電流と等しくなるため、入力端子ＴＩに電流は流れない
ことになる。
第８図は第２図の回路を入力部に使用した演算増幅器を
示すものである。
示すものである。
同図において、四は第１のＮＰＮ）ランジスタ＜２１）
のエミッタにコレクタが接続された第８ＯＮＰＮトラン
ジスタ、（至）は２チラルＰＮＰ ）ジンジスタ（至）
のベース電位を与えるための第４のトランジスタ、＠は
第１のＮＰＮ ）ランジスタ（社）にエミッタが接続さ
れた第５のＮＰＮ）ランジスタで、そのベースが入力端
子Ｔ意に接続されるとともに、ラテラルＰＮＰ ）ラン
ジスタ例の第１のコレクタ（２４ｉｌ）に接続されてい
る。上記ラテラルＰＮＰトランジスタ（至）における第
１のコレクタ（２４ｉｔＬ（２４ａｓ）と、第２のコレ
クタ（２４ｂ）との面積比は１：８に設定されている。
のエミッタにコレクタが接続された第８ＯＮＰＮトラン
ジスタ、（至）は２チラルＰＮＰ ）ジンジスタ（至）
のベース電位を与えるための第４のトランジスタ、＠は
第１のＮＰＮ ）ランジスタ（社）にエミッタが接続さ
れた第５のＮＰＮ）ランジスタで、そのベースが入力端
子Ｔ意に接続されるとともに、ラテラルＰＮＰ ）ラン
ジスタ例の第１のコレクタ（２４ｉｌ）に接続されてい
る。上記ラテラルＰＮＰトランジスタ（至）における第
１のコレクタ（２４ｉｔＬ（２４ａｓ）と、第２のコレ
クタ（２４ｂ）との面積比は１：８に設定されている。
また第２ＯＮＰＮトランジスタ（２）と第８のＮＰＮ）
ランジスタ四の各エミツタ面積比はｌ：２に設定されて
いる。
ランジスタ四の各エミツタ面積比はｌ：２に設定されて
いる。
（支）、＠はミラー回路を構成するＰＮＰ ）ランジス
タ、■はＮＰＮ出力トランジスタ、のりは抵抗体、（Ω
は電源である。
タ、■はＮＰＮ出力トランジスタ、のりは抵抗体、（Ω
は電源である。
上記構成の演算増幅器では、トランジスタｒ２３゜四の
エミツタ面積比が１＝２であるため、トランジスタ内の
コレクタ電流ＩＫ対し、トランジスタ（５）のコレクタ
電流は２Ｉであり、トランジスタ（２）のベース電流と
トランジスタ（２５）のベース電流の和は８１／ｈｐＥ
となっている。一方、−）チラルＰＮＰトランジスタ（
支）の第１のコレクタ（２４ａ１）、（２４ａ＊）と第
２のコレクタ（２４ｂ）の面積比が１：８であるため、
トランジスタ圓、＠の各ベースに接続されているコレク
タ（２４ａｘ） 、 （２４ａｘ）に流れる電流はＩ／
ｈＦＲである。
エミツタ面積比が１＝２であるため、トランジスタ内の
コレクタ電流ＩＫ対し、トランジスタ（５）のコレクタ
電流は２Ｉであり、トランジスタ（２）のベース電流と
トランジスタ（２５）のベース電流の和は８１／ｈｐＥ
となっている。一方、−）チラルＰＮＰトランジスタ（
支）の第１のコレクタ（２４ａ１）、（２４ａ＊）と第
２のコレクタ（２４ｂ）の面積比が１：８であるため、
トランジスタ圓、＠の各ベースに接続されているコレク
タ（２４ａｘ） 、 （２４ａｘ）に流れる電流はＩ／
ｈＦＲである。
演算増幅器の通常の動作条件では、入力端子Ｔ１とＴ１
が同電位に設定されるため、上記トランジスタ（２１）
、 （７７）の各エンツタ電流は等しく■となるため
、そのベース電流はｌ ／ ｈ Ｆ Ｂとなシ、ラテラ
ルＰＮＰトランジスタ（至）のコレクタ電流と等しくな
るため、入力端子ＴＩ 、 Ｔｌには入力電流が流れな
い。
が同電位に設定されるため、上記トランジスタ（２１）
、 （７７）の各エンツタ電流は等しく■となるため
、そのベース電流はｌ ／ ｈ Ｆ Ｂとなシ、ラテラ
ルＰＮＰトランジスタ（至）のコレクタ電流と等しくな
るため、入力端子ＴＩ 、 Ｔｌには入力電流が流れな
い。
第４図は、ＰチャンネルＭＯ５形トランジスタ入力の演
算増幅器の後段増幅器にこの発明を適用した応用例であ
る。
算増幅器の後段増幅器にこの発明を適用した応用例であ
る。
同図において、（旬は第１のＮＰＮ トランジスタ、■
は定電流源、（４３は第２のＰＮＰ ）ランジスタ、（
４４）は多分割コレクタ形のラテラルＰＮＰ ）ランジ
スタでアシ、このトランジスタ（４４）のエミッタが上
記定電流源（４１に接続され、第１のコレクタ（４４ａ
）が第１のＮＰＮトランジスタけυのベースに、第２の
コレクタ（４４ｂ）が第２ＯＮＰＮ）ランジスタ（４３
のベースにそれぞれ接続されている。
は定電流源、（４３は第２のＰＮＰ ）ランジスタ、（
４４）は多分割コレクタ形のラテラルＰＮＰ ）ランジ
スタでアシ、このトランジスタ（４４）のエミッタが上
記定電流源（４１に接続され、第１のコレクタ（４４ａ
）が第１のＮＰＮトランジスタけυのベースに、第２の
コレクタ（４４ｂ）が第２ＯＮＰＮ）ランジスタ（４３
のベースにそれぞれ接続されている。
（ａはゲートが一方の入力端子Ｔ１に接続されたＭＯ８
形トランジスタ、閣はゲートが他方の入力端子Ｔ！に接
続されたＭＯ５形トランジスタ、 （４７）は上記ＭＯ
８形）？ンジスタ（４５） 、 （４６）の定電流源で
ある。
形トランジスタ、閣はゲートが他方の入力端子Ｔ！に接
続されたＭＯ５形トランジスタ、 （４７）は上記ＭＯ
８形）？ンジスタ（４５） 、 （４６）の定電流源で
ある。
ｔ４ａｌ 、 （４印はミラー回路を構成するＮＰＮ
）ランジスタ、■は２チラルＰＮＰ）ランジスタ（４４
）のベースに接続されたダイオード、（５１）は第１の
ＮＰＮ ）ランジスタ（旬のコレクタが接続された定電
流源で、両者（９）、 ｔ４１）の接続点を出力端子Ｔ
ｏに接続しである。
）ランジスタ、■は２チラルＰＮＰ）ランジスタ（４４
）のベースに接続されたダイオード、（５１）は第１の
ＮＰＮ ）ランジスタ（旬のコレクタが接続された定電
流源で、両者（９）、 ｔ４１）の接続点を出力端子Ｔ
ｏに接続しである。
（支）は電源である。
この回路において、初段のバイアス電流１１は。
ＭＯ８形トランジスタ（４１９、（＆９のゲート・ソー
ス間電圧を比較的小さい値にして使用しようとすれば、
出力電流Ｉ！はど多く流すことはできない。
ス間電圧を比較的小さい値にして使用しようとすれば、
出力電流Ｉ！はど多く流すことはできない。
この回路では、ＮＰＮ）ランジスタ＜４８１ 、 （４
Ｓのベース電流も補正するために、第２のＮＰＮ）ラン
ジスタ（４３１に流す電流Ｉは、Ｉ＝１！−１，に設定
するのが最も適している。
Ｓのベース電流も補正するために、第２のＮＰＮ）ラン
ジスタ（４３１に流す電流Ｉは、Ｉ＝１！−１，に設定
するのが最も適している。
以上のように、この発明は多分割コレクタ形の２テ２ル
ＰＮＰ ）ランジスタの上記コレクタによって第１およ
び第２のＮＰＮ）ジンジスタに電流を流すようにしたか
ら、周波数特性の良い状態で入力バイアス電流を小さく
し得るペース電流補正回路を提供することができる。
ＰＮＰ ）ランジスタの上記コレクタによって第１およ
び第２のＮＰＮ）ジンジスタに電流を流すようにしたか
ら、周波数特性の良い状態で入力バイアス電流を小さく
し得るペース電流補正回路を提供することができる。
第１図は従来のベース電流補正回路を組み込んだ演算増
幅器を示す電気回路図、第２図はこの発明に係るペース
電流補正回路の一例を示す電気回路図、第８図および第
４図はそれぞれこの発明の具体的な異なる応用例を示す
電気回路図である。 Ｃ２１） 、 （４１）・・・第１のＮＰＮ ）ランジ
スタ、■、（口・・・定電流源、（２）、 （４３）・
・・第２ＯＮＰＮ ）ヲンジスタ、（財）、 （４４１
・・・多分割コレクタ形ラテラルＰＮＰ ）ランジスタ
、（２４ａ ） ＋ （２４ａｓ ） ＋ （２４ａ鵞
）、（４４λ）・・・第１のコレクタ、（２４ｂ）、（
４４ｂ）・・・第２のコレクタ。 なお１図中同一符号は同一もしくは相当部分を示す。 代理人葛野信−（外１名） 第１図 第３図 第４図
幅器を示す電気回路図、第２図はこの発明に係るペース
電流補正回路の一例を示す電気回路図、第８図および第
４図はそれぞれこの発明の具体的な異なる応用例を示す
電気回路図である。 Ｃ２１） 、 （４１）・・・第１のＮＰＮ ）ランジ
スタ、■、（口・・・定電流源、（２）、 （４３）・
・・第２ＯＮＰＮ ）ヲンジスタ、（財）、 （４４１
・・・多分割コレクタ形ラテラルＰＮＰ ）ランジスタ
、（２４ａ ） ＋ （２４ａｓ ） ＋ （２４ａ鵞
）、（４４λ）・・・第１のコレクタ、（２４ｂ）、（
４４ｂ）・・・第２のコレクタ。 なお１図中同一符号は同一もしくは相当部分を示す。 代理人葛野信−（外１名） 第１図 第３図 第４図
Claims (1)
- （１）、ベースに入力信号が印加される第１のＮＰＮト
ランジスタと、第１のＮＰＮ ）ランジスタのコレクタ
電流とほぼ等しい電流を発生する定電流源をコレクタに
接続した第２のＮＰＮ ）ランジスタと、第２ＯＮＰＮ
）ランジスタのコレクタにエミッタを接続した多分割
コレクタ形のラテラルＰＮＰトランジスタとを備え、前
記多分割コレクタ形の２チラルＰＮＰ ）ランジスタの
第１のコレクタを第１のＮＰＮ ）ランジスタのベース
に接続し、第２のコレクタを第２のＮＰＮ ）ランジス
タのベースに接続したベース電流補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128701A JPS5917712A (ja) | 1982-07-21 | 1982-07-21 | ベ−ス電流補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128701A JPS5917712A (ja) | 1982-07-21 | 1982-07-21 | ベ−ス電流補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5917712A true JPS5917712A (ja) | 1984-01-30 |
| JPS6259487B2 JPS6259487B2 (ja) | 1987-12-11 |
Family
ID=14991283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57128701A Granted JPS5917712A (ja) | 1982-07-21 | 1982-07-21 | ベ−ス電流補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917712A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471174A (en) * | 1994-12-05 | 1995-11-28 | Motorola, Inc. | Amplifier having an output stage with bias current cancellation |
| JP2007526693A (ja) * | 2004-02-27 | 2007-09-13 | アナログ デバイセス インコーポレーテッド | 入力バイアス電流の相殺回路を有したバイポーラ差動入力段 |
-
1982
- 1982-07-21 JP JP57128701A patent/JPS5917712A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471174A (en) * | 1994-12-05 | 1995-11-28 | Motorola, Inc. | Amplifier having an output stage with bias current cancellation |
| JP2007526693A (ja) * | 2004-02-27 | 2007-09-13 | アナログ デバイセス インコーポレーテッド | 入力バイアス電流の相殺回路を有したバイポーラ差動入力段 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6259487B2 (ja) | 1987-12-11 |
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