JPS6260846B2 - - Google Patents
Info
- Publication number
- JPS6260846B2 JPS6260846B2 JP54006275A JP627579A JPS6260846B2 JP S6260846 B2 JPS6260846 B2 JP S6260846B2 JP 54006275 A JP54006275 A JP 54006275A JP 627579 A JP627579 A JP 627579A JP S6260846 B2 JPS6260846 B2 JP S6260846B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- impedance
- amplifier
- noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はアナログ信号回路とデジタル信号回路
とのインターフエースに使用するに適したアナロ
グ信号増幅回路に関し、特に増幅回路の雑音の影
響を小さくした回路に関する。
とのインターフエースに使用するに適したアナロ
グ信号増幅回路に関し、特に増幅回路の雑音の影
響を小さくした回路に関する。
アナログ信号増幅回路は、一般にその動作中は
雑音を発生するので、その雑音レベル以下の信号
はよいSN比で増幅することができない。しかし
これをアナログ信号回路とデイジタル信号回路の
インターフエースに使用される回路に限つてみる
と、次のような現象がある。すなわち、アナログ
信号増幅回路の雑音成分は周波数に逆比例するの
で、増幅回路の動作立上り時には、はじめて高周
波成分が現われ次第に低周波成分が現われるよう
に動作する。
雑音を発生するので、その雑音レベル以下の信号
はよいSN比で増幅することができない。しかし
これをアナログ信号回路とデイジタル信号回路の
インターフエースに使用される回路に限つてみる
と、次のような現象がある。すなわち、アナログ
信号増幅回路の雑音成分は周波数に逆比例するの
で、増幅回路の動作立上り時には、はじめて高周
波成分が現われ次第に低周波成分が現われるよう
に動作する。
本発明はこれらの雑音については、更にSN比
を改善することができることに着目したものであ
る。すなわち、本発明はアナログ信号増幅回路の
SN比を改善することを目的とする。
を改善することができることに着目したものであ
る。すなわち、本発明はアナログ信号増幅回路の
SN比を改善することを目的とする。
本発明は、増幅器の出力負荷と並列に、この増
幅器の電圧利得の大きさを変える目的のためにイ
ンピーダンスの変化するインピーダンス制御回路
を備え、このインピーダンス制御回路を入力信号
に同期したパルス信号によつて低インピーダンス
から高インピーダンスに変化させて増幅器を高利
得化させた直後の低雑音出力を得るように出力回
路が動作することを特徴とする。
幅器の電圧利得の大きさを変える目的のためにイ
ンピーダンスの変化するインピーダンス制御回路
を備え、このインピーダンス制御回路を入力信号
に同期したパルス信号によつて低インピーダンス
から高インピーダンスに変化させて増幅器を高利
得化させた直後の低雑音出力を得るように出力回
路が動作することを特徴とする。
実施例図面により詳しく説明する。
第１図は本発明実施例回路の構成図である。こ
の例は周期的に変化するアナログ信号電圧Vaを
基準電圧ＶREFと比較し、その大小関係をバイナ
リ信号で出力する回路に、本発明を実施したもの
である。
の例は周期的に変化するアナログ信号電圧Vaを
基準電圧ＶREFと比較し、その大小関係をバイナ
リ信号で出力する回路に、本発明を実施したもの
である。
信号源１からはアナログ信号Vaが周期的に送
出され、これが差動増幅器２の一方の入力に結合
されている。この差動増幅器２の他方の入力には
基準電圧ＶREFが与えられている。またこの差動
増幅器２の出力は、レベル変換回路３に与えられ
るとともに分岐され、インピーダンス制御回路４
に導かれている。このインピーダンス制御回路４
は後記するように回路の両端でみたインピーダン
ス値がスイツチ的に変化する機能を有している。
レベル変換回路３の出力はラツチ回路５を介して
出力端子に導かれている。ここで、信号源１、レ
ベル変換回路３、インピーダンス制御回路４及び
ラツチ回路５には全て同期したクロツク信号が与
えられている。フリツプフロツプ６は、このクロ
ツク信号の遅延時間及びパルス幅を調節するため
の回路である。
出され、これが差動増幅器２の一方の入力に結合
されている。この差動増幅器２の他方の入力には
基準電圧ＶREFが与えられている。またこの差動
増幅器２の出力は、レベル変換回路３に与えられ
るとともに分岐され、インピーダンス制御回路４
に導かれている。このインピーダンス制御回路４
は後記するように回路の両端でみたインピーダン
ス値がスイツチ的に変化する機能を有している。
レベル変換回路３の出力はラツチ回路５を介して
出力端子に導かれている。ここで、信号源１、レ
ベル変換回路３、インピーダンス制御回路４及び
ラツチ回路５には全て同期したクロツク信号が与
えられている。フリツプフロツプ６は、このクロ
ツク信号の遅延時間及びパルス幅を調節するため
の回路である。
このように構成された回路の動作を説明する。
差動増幅器２は利得が大きく、入力アナログ信号
Vaは差動増幅器２の発生する雑音レベルに近い
微弱なものであるときについて考える。
差動増幅器２は利得が大きく、入力アナログ信号
Vaは差動増幅器２の発生する雑音レベルに近い
微弱なものであるときについて考える。
第２図ａは入力アナログ信号Vaの波形を示し
たもので、基準電圧ＶREFに対して、一定の周期
ごとに変化する電圧信号である。第２図ａの入力
アナログ信号のt0〜t2の期間について拡大図を用
いて以下詳細に説明する。
たもので、基準電圧ＶREFに対して、一定の周期
ごとに変化する電圧信号である。第２図ａの入力
アナログ信号のt0〜t2の期間について拡大図を用
いて以下詳細に説明する。
第２図ｂは差動増幅器２が雑音を発生しない理
想的なものである場合の差動増幅器２の出力応答
波形である。t1で入力信号が変化し、t2において
はレベル変換回路が動作するのに十分な電圧値ま
で増幅されている。
想的なものである場合の差動増幅器２の出力応答
波形である。t1で入力信号が変化し、t2において
はレベル変換回路が動作するのに十分な電圧値ま
で増幅されている。
しかし、実際には差動増幅回路２は雑音を発生
するので、インピーダンス制御回路４がない従来
回路の場合には第２図ｃに示すように、第２図ｂ
の波形に雑音が重畳した応答波形となる。第２図
ｃの場合のように、入力信号電圧VaのＶREFに対
する差が小さいと増幅された応答波形のＶREFに
対する大小が判定不可能になる。
するので、インピーダンス制御回路４がない従来
回路の場合には第２図ｃに示すように、第２図ｂ
の波形に雑音が重畳した応答波形となる。第２図
ｃの場合のように、入力信号電圧VaのＶREFに対
する差が小さいと増幅された応答波形のＶREFに
対する大小が判定不可能になる。
一方、差動増幅器２の入力に電圧差がない場合
に、インピーダンス制御回路４がt1の時刻に低イ
ンピーダンスから高インピーダンスに変化して、
差動増幅器２が高利得化した直後の雑音波形は第
２図ｄに示すようになる。これは、増幅器の発生
する雑音は公知のように、周波数に逆比例する成
分の雑音であるため、雑音量の大きい周波数の低
い成分についてはゆつくり立上るからである。
に、インピーダンス制御回路４がt1の時刻に低イ
ンピーダンスから高インピーダンスに変化して、
差動増幅器２が高利得化した直後の雑音波形は第
２図ｄに示すようになる。これは、増幅器の発生
する雑音は公知のように、周波数に逆比例する成
分の雑音であるため、雑音量の大きい周波数の低
い成分についてはゆつくり立上るからである。
つまり、差動増幅器２の入力電圧に対する応答
速度より、雑音成分の立上り速度が遅いことに着
目すれば、雑音を避けることができる。第２図ｅ
はフリツプフロツプ６の遅延時間がゼロの場合
で、t1の時刻にインピーダンス制御回路４を高イ
ンピーダンス化すると同時に入力信号が変化した
ときの差動増幅回路２の応答波形である。この応
答波形において、雑音成分が大きく立上る以前の
t1の時刻にレベル変換回路３を動作させれば、雑
音の少ない状態で差動増幅器２の出力を検出する
ことができる。一般のアナログ差動増幅器につい
て、この雑音の立上り時間を調べると、100μＳ
〜１ｍＳであり、入力信号に対する応答速度は比
較的高速な差動増幅器で100nS程度である。
速度より、雑音成分の立上り速度が遅いことに着
目すれば、雑音を避けることができる。第２図ｅ
はフリツプフロツプ６の遅延時間がゼロの場合
で、t1の時刻にインピーダンス制御回路４を高イ
ンピーダンス化すると同時に入力信号が変化した
ときの差動増幅回路２の応答波形である。この応
答波形において、雑音成分が大きく立上る以前の
t1の時刻にレベル変換回路３を動作させれば、雑
音の少ない状態で差動増幅器２の出力を検出する
ことができる。一般のアナログ差動増幅器につい
て、この雑音の立上り時間を調べると、100μＳ
〜１ｍＳであり、入力信号に対する応答速度は比
較的高速な差動増幅器で100nS程度である。
第２図ｆ，ｇはフリツプフロツプ６に遅延があ
るときの入力信号Vaと差動増幅器２の出力の電
圧波形を示したもので（f′図はｆ図の拡大図）、
インピーダンス制御回路４が高インピーダンス化
する時刻ｔHがt1より遅れても、同様に動作す
る。ただし、ｇはｅに対して２倍に拡大したもの
である。
るときの入力信号Vaと差動増幅器２の出力の電
圧波形を示したもので（f′図はｆ図の拡大図）、
インピーダンス制御回路４が高インピーダンス化
する時刻ｔHがt1より遅れても、同様に動作す
る。ただし、ｇはｅに対して２倍に拡大したもの
である。
第３図にインピーダンス制御回路の構成例を示
す。第３図ａはＰチヤンネルMIS型電界効果トラ
ンジスタによるものである。ゲート端子に印加さ
れるロツク制御信号により、ソース・ドレイン間
のインピーダンスを制御することができる。
す。第３図ａはＰチヤンネルMIS型電界効果トラ
ンジスタによるものである。ゲート端子に印加さ
れるロツク制御信号により、ソース・ドレイン間
のインピーダンスを制御することができる。
第３図ｂは１個のＰチヤンネルMIS型電界効果
トランジスタと、これに直列に接続されソース・
ドレイン間の短絡されたもう１個のＰチヤンネル
MIS型電界効果トランジスタにより構成された例
である。これは第３図ａに示す回路で、クロツク
制御信号が増幅器出力に漏洩することを防止する
ように構成されている。すなわち、ソース・ドレ
イン間を短絡した電界効果トランジスタのゲート
には、逆相のクロツク信号を与えて、漏洩するク
ロツク信号が打消される。
トランジスタと、これに直列に接続されソース・
ドレイン間の短絡されたもう１個のＰチヤンネル
MIS型電界効果トランジスタにより構成された例
である。これは第３図ａに示す回路で、クロツク
制御信号が増幅器出力に漏洩することを防止する
ように構成されている。すなわち、ソース・ドレ
イン間を短絡した電界効果トランジスタのゲート
には、逆相のクロツク信号を与えて、漏洩するク
ロツク信号が打消される。
第３図ｃについても同様であつて、電界効果ト
ランジスタのゲート静電容量に対応するコンデン
サＣを介して、逆相のクロツク信号を与えるよう
に構成されている。
ランジスタのゲート静電容量に対応するコンデン
サＣを介して、逆相のクロツク信号を与えるよう
に構成されている。
第３図ｄの例は、いわゆる相補型MIS電界効果
トランジスタによるもので、クロツク制御信号の
漏洩は打消される。
トランジスタによるもので、クロツク制御信号の
漏洩は打消される。
このほか、インピーダンス制御回路は、Ｎチヤ
ンネル電界効果トランジスタ、あるいはバイポー
ラ型トランジスタ等によつてもさまざまに構成す
ることができ、これらによつても本発明を実施す
ることができる。
ンネル電界効果トランジスタ、あるいはバイポー
ラ型トランジスタ等によつてもさまざまに構成す
ることができ、これらによつても本発明を実施す
ることができる。
上記例では、アナログ信号電圧を基準信号電圧
と比較し、この出力にバイナリ信号を得る例につ
いて述べたが、上記例のほかアナログ信号回路と
デイジタル信号とのインターフエースに、本発明
を実施することができる。また上記例では入力信
号が周期的であり、クロツク信号に同期して制御
する例を示したが、入力信号は必ずしも周期的で
なくともよく、この入力信号に同期した制御信号
が得られれば、同様に本発明を実施することがで
きる。
と比較し、この出力にバイナリ信号を得る例につ
いて述べたが、上記例のほかアナログ信号回路と
デイジタル信号とのインターフエースに、本発明
を実施することができる。また上記例では入力信
号が周期的であり、クロツク信号に同期して制御
する例を示したが、入力信号は必ずしも周期的で
なくともよく、この入力信号に同期した制御信号
が得られれば、同様に本発明を実施することがで
きる。
以上述べたように、本発明によればアナログ信
号増幅回路のSN比を実効的に改善することので
きる回路が得られる。
号増幅回路のSN比を実効的に改善することので
きる回路が得られる。
第１図は本発明実施例回路の構成図、第２図は
動作説明波形図、第３図はインピーダンス制御回
路の構成例図。 １……信号源、２……差動増幅器、３……レベ
ル変換器、４……インピーダンス制御回路、５…
…ラツチ回路、６……フリツプフロツプ。
動作説明波形図、第３図はインピーダンス制御回
路の構成例図。 １……信号源、２……差動増幅器、３……レベ
ル変換器、４……インピーダンス制御回路、５…
…ラツチ回路、６……フリツプフロツプ。
Claims (1)
- １ アナログ増幅器と、この増幅器の出力に負荷
と並列に接続されこの増幅器の入力信号に同期し
た制御信号によりこの増幅器の電圧利得の大きさ
を変えるべくインピーダンスがスイツチ的に変化
するインピーダンス制御回路と、上記インピーダ
ンス制御回路が低インピーダンスから高インピー
ダンスに変化した直後の上記増幅器の出力信号を
取り出す出力回路とを備えたアナログ信号増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP627579A JPS5597709A (en) | 1979-01-22 | 1979-01-22 | Analog signal amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP627579A JPS5597709A (en) | 1979-01-22 | 1979-01-22 | Analog signal amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5597709A JPS5597709A (en) | 1980-07-25 |
| JPS6260846B2 true JPS6260846B2 (ja) | 1987-12-18 |
Family
ID=11633851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP627579A Granted JPS5597709A (en) | 1979-01-22 | 1979-01-22 | Analog signal amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5597709A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6093812A (ja) * | 1983-10-26 | 1985-05-25 | Nec Corp | 集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54146B2 (ja) * | 1974-03-09 | 1979-01-06 |
-
1979
- 1979-01-22 JP JP627579A patent/JPS5597709A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5597709A (en) | 1980-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58187015A (ja) | スイツチト・キヤパシタ回路 | |
| JPS6037996B2 (ja) | バツフア回路 | |
| US3987315A (en) | Amplifier circuit | |
| KR20050034596A (ko) | 증폭 회로 | |
| US4656429A (en) | Voltage comparison circuit with ripple component elimination | |
| US6285214B1 (en) | Output buffer stage for use with a current controlled oscillator | |
| IE52942B1 (en) | Trigger pulse generator | |
| JPS6260846B2 (ja) | ||
| JPH04115622A (ja) | カレントミラー型増幅回路及びその駆動方法 | |
| US20020121923A1 (en) | Clock interpolation through capacitive weighting | |
| EP0322915A3 (en) | Digital signal input buffer circuit having a simple construction and capable of retaining data | |
| WO1996038912A1 (fr) | Circuit a retard variable | |
| JPS5922436A (ja) | 可変遅延回路 | |
| JP2731057B2 (ja) | コンパレータ | |
| JPH118534A (ja) | 半導体集積回路 | |
| US20200304125A1 (en) | Power supply detection circuit | |
| JP3714688B2 (ja) | 制御フィードバック型電荷／電圧変換器 | |
| JPH07202671A (ja) | 半導体集積回路 | |
| JPS6380617A (ja) | チヨツパ型コンパレ−タ | |
| JPH0766727A (ja) | 電界効果トランジスタで構成されるアナログ信号のサンプリング回路 | |
| JPH03179814A (ja) | レベルシフト回路 | |
| JPH11177360A (ja) | 増幅器 | |
| JPS592202B2 (ja) | 差動増幅回路 | |
| US4356407A (en) | Input circuit for bucket brigade | |
| JPH0462494B2 (ja) |