JPS6263326A - 緊急制御方式 - Google Patents
緊急制御方式Info
- Publication number
- JPS6263326A JPS6263326A JP60202629A JP20262985A JPS6263326A JP S6263326 A JPS6263326 A JP S6263326A JP 60202629 A JP60202629 A JP 60202629A JP 20262985 A JP20262985 A JP 20262985A JP S6263326 A JPS6263326 A JP S6263326A
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- JP
- Japan
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- bus
- signal
- emergency
- circuit
- common bus
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- Pending
Links
- 238000004891 communication Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 9
- 230000002401 inhibitory effect Effects 0.000 abstract 3
- 230000000694 effects Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は中央制御装置その他各種装置が共通バスに接続
されたデータ処理系に利用される。本発明は、データ処
理系に何からの事情が発生し、系全体をリセットして初
期状態に設定制御するための緊急制御に関する。
されたデータ処理系に利用される。本発明は、データ処
理系に何からの事情が発生し、系全体をリセットして初
期状態に設定制御するための緊急制御に関する。
本発明はデータ処理系に発生した何らかの事情により系
全体をリセット制御するための緊急制御方式において、 緊急制御方式動されたときには、リセ・ノド制御に先立
って共通バスの使用禁止を制御することにより、 主記憶装置に対するアクセスの中断を避け、主記憶装置
の記憶データの破壊を防ぐようにしたものである。
全体をリセット制御するための緊急制御方式において、 緊急制御方式動されたときには、リセ・ノド制御に先立
って共通バスの使用禁止を制御することにより、 主記憶装置に対するアクセスの中断を避け、主記憶装置
の記憶データの破壊を防ぐようにしたものである。
従来の緊急制御方式では、緊急制御が起動されると、直
ちにデータ処理装置内の中央制御装置および入出力制御
装置など個々の装置に対しリセット要求を出力し、個々
の装置はリセット要求を受（言すると、バスアクセス中
か否かにかかわらず無条件に、内部回路の初期設定を行
っていた。
ちにデータ処理装置内の中央制御装置および入出力制御
装置など個々の装置に対しリセット要求を出力し、個々
の装置はリセット要求を受（言すると、バスアクセス中
か否かにかかわらず無条件に、内部回路の初期設定を行
っていた。
この従来の緊急制御方式では、各装置の処理向き
容とは無関係に緊急制御が起動され系の初期設定を行っ
ているため、中央制御装置あるいは入出力制御装置が主
記憶装置をアクセス中処理が中断さレタリ、バス上に出
力されているアドレスデータ、および各制御信号のタイ
ミングがみだれたりすることがある。このため保護され
るべき主記憶装置内エリアの内容が破壊される欠点があ
る。また、主記憶装置の内容を保護するために中央制御
装置および入出力制御装置の個々の装置において緊急制
御回路から出力されるリセット要求をバス出力制御間の
競合管理を行う場合には、全体のハードウェア量が増大
する欠点がある。
ているため、中央制御装置あるいは入出力制御装置が主
記憶装置をアクセス中処理が中断さレタリ、バス上に出
力されているアドレスデータ、および各制御信号のタイ
ミングがみだれたりすることがある。このため保護され
るべき主記憶装置内エリアの内容が破壊される欠点があ
る。また、主記憶装置の内容を保護するために中央制御
装置および入出力制御装置の個々の装置において緊急制
御回路から出力されるリセット要求をバス出力制御間の
競合管理を行う場合には、全体のハードウェア量が増大
する欠点がある。
本発明は上記問題点を解決するものであり、主記憶装置
に対するアクセスの中断などによる主記憶内データの破
壊を防ぎ、バス通信終了後の共通バスアクセスとりセン
ト要求などの競合を解決した緊急制御方式を提供するこ
とを目的とする。
に対するアクセスの中断などによる主記憶内データの破
壊を防ぎ、バス通信終了後の共通バスアクセスとりセン
ト要求などの競合を解決した緊急制御方式を提供するこ
とを目的とする。
本発明は、中央制御装置、主記憶装置および入力制御装
置が一つの共通バスに接続されたデータ処理系の緊急制
御方式において、緊急制御が起動されたときには、はじ
めに上記各装置に上記共通バスの使用禁止を制御し、こ
の共通バスの使用禁止から上記各装置が上記共通バスか
ら通信信号を取り込むに十分な時間を経過してから、上
記各装置をリセットする制御を行うことを特徴とする。
置が一つの共通バスに接続されたデータ処理系の緊急制
御方式において、緊急制御が起動されたときには、はじ
めに上記各装置に上記共通バスの使用禁止を制御し、こ
の共通バスの使用禁止から上記各装置が上記共通バスか
ら通信信号を取り込むに十分な時間を経過してから、上
記各装置をリセットする制御を行うことを特徴とする。
本発明の緊急制御方式は緊急制御起動時に、共通バス上
の装置間通信を停止させるため、共通バス競合管理の機
能を現通信の終了を待って禁止させ、共通バス上通信が
停止されるタイミングでデータ処理装置のリセットを行
う。そして主記憶装置に対するアクセスの中断による記
憶の破壊を防ぎ、共通バスアクセスとりセント要求との
競合の問題を解決することができる。
の装置間通信を停止させるため、共通バス競合管理の機
能を現通信の終了を待って禁止させ、共通バス上通信が
停止されるタイミングでデータ処理装置のリセットを行
う。そして主記憶装置に対するアクセスの中断による記
憶の破壊を防ぎ、共通バスアクセスとりセント要求との
競合の問題を解決することができる。
次に、本発明実施例装置について添付図面を参照して説
明する。− 第１図は本発明実施例のブロック構成図である。
明する。− 第１図は本発明実施例のブロック構成図である。
共通バス３１に対し、中央制御装置１）と主記憶装置１
２さらに入出力制御装置２１〜２ｎが接続されており、
バス競合回路１４に対し中央制御装置１）よりバスリク
エスト１）ａ、バスアクノリッジｌｌｂが接続され入出
力制御装置２１〜２ｎよりバスリクエスト２１ａ〜２ｎ
ａパスアクノリツジ２１ｂ〜２１ｎｂが接続されている
。また緊急制御回路１３からバス競合回路１４に対しバ
ス使用禁止信号４１が、中央制御装置１）および入出力
制御装置２１〜２ｎに対しリセット信号４２が、中央制
御装置１）に対し緊急制御スタート信号４３が出力され
ている。
２さらに入出力制御装置２１〜２ｎが接続されており、
バス競合回路１４に対し中央制御装置１）よりバスリク
エスト１）ａ、バスアクノリッジｌｌｂが接続され入出
力制御装置２１〜２ｎよりバスリクエスト２１ａ〜２ｎ
ａパスアクノリツジ２１ｂ〜２１ｎｂが接続されている
。また緊急制御回路１３からバス競合回路１４に対しバ
ス使用禁止信号４１が、中央制御装置１）および入出力
制御装置２１〜２ｎに対しリセット信号４２が、中央制
御装置１）に対し緊急制御スタート信号４３が出力され
ている。
第２図は、第１図で示される各信号の出力タイミングチ
ャートである。緊急制御回路１３がら出力−されるバス
使用禁止信号４１、リセット信号４２、緊急制御スター
ト信号４３の出力タイミングおよびバス競合回路１４と
中央制御袋Ｗｌｌ、入出力制御装置２１間で送受される
バスリクエスト１）ａ、２１ａバスアクノリツジｌｌｂ
、 ２１ｂの送受タイミングを示す。
ャートである。緊急制御回路１３がら出力−されるバス
使用禁止信号４１、リセット信号４２、緊急制御スター
ト信号４３の出力タイミングおよびバス競合回路１４と
中央制御袋Ｗｌｌ、入出力制御装置２１間で送受される
バスリクエスト１）ａ、２１ａバスアクノリツジｌｌｂ
、 ２１ｂの送受タイミングを示す。
次に動作について説明する。第１図の緊急制御回路１３
において異常が検出され緊急制御起動が発生したときに
はまずバス競合回路１４に対しバス使用禁止信号４１が
出力される。第２図に示すようなタイミングで中央制御
装置１）が共通バス３１を使用中（ｌｌａ、 Ｉｌｂ信
号）であり、続いて入出力制御装置２１よりバスリクエ
スト信号２１ａがあった場合には、バス競合回路１４は
中央制御装置１）の共通バス３１の使用終了を待ち、次
の入出力制御装置２１のバスアクノリッジ信号２１ｂの
返送から禁止する。すなわちバス使用禁止信号４１が出
力された後に要求されたバスリクエスト信号１）ａ 、
２１ａ〜２ｎａに対しては、パスアクノリッジ信号１）
ｂ 、 ２１ｂ〜２ｎｂが返送されないことになり、共
通バス３１は使用不可状態となる。第２図においてバス
使用禁止信号４１の送出から、共通バス３１上の通信情
報が宛先袋装置に取り込まれるまで時間を十分取った後
に、緊急制御回路１３よりリセット信号４２が出力され
、中央制御装置１）、入出力側ｍ装置２１〜２ｎはリセ
ットされる。さらに緊急状態がなくなってから、系の再
構築のため緊急制御信号４３が緊急制御回路１３より中
央制御回路１）に対し出力される。
において異常が検出され緊急制御起動が発生したときに
はまずバス競合回路１４に対しバス使用禁止信号４１が
出力される。第２図に示すようなタイミングで中央制御
装置１）が共通バス３１を使用中（ｌｌａ、 Ｉｌｂ信
号）であり、続いて入出力制御装置２１よりバスリクエ
スト信号２１ａがあった場合には、バス競合回路１４は
中央制御装置１）の共通バス３１の使用終了を待ち、次
の入出力制御装置２１のバスアクノリッジ信号２１ｂの
返送から禁止する。すなわちバス使用禁止信号４１が出
力された後に要求されたバスリクエスト信号１）ａ 、
２１ａ〜２ｎａに対しては、パスアクノリッジ信号１）
ｂ 、 ２１ｂ〜２ｎｂが返送されないことになり、共
通バス３１は使用不可状態となる。第２図においてバス
使用禁止信号４１の送出から、共通バス３１上の通信情
報が宛先袋装置に取り込まれるまで時間を十分取った後
に、緊急制御回路１３よりリセット信号４２が出力され
、中央制御装置１）、入出力側ｍ装置２１〜２ｎはリセ
ットされる。さらに緊急状態がなくなってから、系の再
構築のため緊急制御信号４３が緊急制御回路１３より中
央制御回路１）に対し出力される。
このように、各装置からの共通バスアクセスと緊急制御
から発せられるリセットの競合についてリセット要求は
、装置の内部状態にかかわらず無条件に有効となるべき
であるとの主旨からすれば、個々の装置内ではこれを論
理的には実現できない。
から発せられるリセットの競合についてリセット要求は
、装置の内部状態にかかわらず無条件に有効となるべき
であるとの主旨からすれば、個々の装置内ではこれを論
理的には実現できない。
また実現したとしてもリセット要求に制限が加わるため
好ましくない。これらの欠点を緊急制御回路からのバス
使用禁止信号出力後に、バス通信終了のためのタイミン
グをとってリセット信号を出力するだけで、各装置内に
おける共通バスアクセスとリセット要求間の競合問題を
解決できることになる。
好ましくない。これらの欠点を緊急制御回路からのバス
使用禁止信号出力後に、バス通信終了のためのタイミン
グをとってリセット信号を出力するだけで、各装置内に
おける共通バスアクセスとリセット要求間の競合問題を
解決できることになる。
以上説明したように本発明は、緊急制御回路よりバス競
合回路の次バス使用を禁止するための一つの信号を用意
することにより極め、て簡単なハ、−ド構成にて緊急制
御起動時における中央制御装置あるいは入出力制御装置
から主記憶装置に対するアクセスの処理中断を避は主記
憶装置内のデータ破壊を防ぐ効果がある。
合回路の次バス使用を禁止するための一つの信号を用意
することにより極め、て簡単なハ、−ド構成にて緊急制
御起動時における中央制御装置あるいは入出力制御装置
から主記憶装置に対するアクセスの処理中断を避は主記
憶装置内のデータ破壊を防ぐ効果がある。
第１図は本発明の実施例であるデータ処理装置のブロッ
ク構成図。 第２図は第１図における各制御信号のタイミングチャー
ト。 １）・・・中央制御装置！ （ＣＣＵ） 、１２・・・
主記憶装置（ＭＭ） 、１３・・・緊急制御回路（ＥＭ
Ａ） 、１４・・・バス競合回路（ＢＡ）、２１・・・
入出力制御装置（１０Ｇ）、２ｎ・・・入出力制御装置
（ＩＯＣ）、３１・・・共通バス、１）．１２．１３．
２１〜２ｎおよび３１・・・データ処理装置、４１・・
・バス使用禁止信号、４２・・・リセット信号、４３・
・・緊急制御信号、ｌｌａ・・・バスリクエスト信号、
ｌｌｂ・・・バスアクノリッジ信号、２１ａ・・・バス
リクエスト信号、２１ｂ・・・パスアクノリッジ信号、
２ｎａ・・・バスリクエスト信号、２ｎｂ・・・パスア
クノリッジ信号。
ク構成図。 第２図は第１図における各制御信号のタイミングチャー
ト。 １）・・・中央制御装置！ （ＣＣＵ） 、１２・・・
主記憶装置（ＭＭ） 、１３・・・緊急制御回路（ＥＭ
Ａ） 、１４・・・バス競合回路（ＢＡ）、２１・・・
入出力制御装置（１０Ｇ）、２ｎ・・・入出力制御装置
（ＩＯＣ）、３１・・・共通バス、１）．１２．１３．
２１〜２ｎおよび３１・・・データ処理装置、４１・・
・バス使用禁止信号、４２・・・リセット信号、４３・
・・緊急制御信号、ｌｌａ・・・バスリクエスト信号、
ｌｌｂ・・・バスアクノリッジ信号、２１ａ・・・バス
リクエスト信号、２１ｂ・・・パスアクノリッジ信号、
２ｎａ・・・バスリクエスト信号、２ｎｂ・・・パスア
クノリッジ信号。
Claims (1)
- （１）中央制御装置、主記憶装置および入力制御装置が
一つの共通バスに接続されたデータ処理系の緊急制御方
式において、 緊急制御が起動されたときには、 はじめに上記各装置に上記共通バスの使用禁止を制御し
、この共通バスの使用禁止から上記各装置が上記共通バ
スから通信信号を取り込むに十分な時間を経過してから
、上記各装置をリセットする制御を行うことを特徴とす
る緊急制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202629A JPS6263326A (ja) | 1985-09-12 | 1985-09-12 | 緊急制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202629A JPS6263326A (ja) | 1985-09-12 | 1985-09-12 | 緊急制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6263326A true JPS6263326A (ja) | 1987-03-20 |
Family
ID=16460512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60202629A Pending JPS6263326A (ja) | 1985-09-12 | 1985-09-12 | 緊急制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6263326A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5494845A (en) * | 1978-01-11 | 1979-07-26 | Hitachi Ltd | Bus control unit for data delivery unit |
| JPS54125939A (en) * | 1978-03-24 | 1979-09-29 | Hitachi Ltd | Bus line control method |
| JPS6041148A (ja) * | 1983-08-15 | 1985-03-04 | Fujitsu Ltd | 記憶保護方式 |
-
1985
- 1985-09-12 JP JP60202629A patent/JPS6263326A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5494845A (en) * | 1978-01-11 | 1979-07-26 | Hitachi Ltd | Bus control unit for data delivery unit |
| JPS54125939A (en) * | 1978-03-24 | 1979-09-29 | Hitachi Ltd | Bus line control method |
| JPS6041148A (ja) * | 1983-08-15 | 1985-03-04 | Fujitsu Ltd | 記憶保護方式 |
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