JPS6263349A - メモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ローカルメモリ等の部分書込みを制御するためのアクセ
ス制御方式である。部分書込みを行うべき１語を、メモ
リから読み出してレジスタに設定するタイミングに、レ
ジスタの部分書込み該当部分には、プロセッサからの更
新データを設定し、このようにしてレジスタに保持され
たデータをメモリへ書き込む。この構成により、部分書
込みの処理時間を短縮することができる。

〔産業上の利用分野〕

本発明は、計算機システムの処理装置等における、ロー
カルメモリ等のメモリの部分書込みを制御するためのア
クセス制御方式に関する。

メモリのデータの読み／書き単位である１語のデータの
一部分を更新する、いわゆる部分書込みは、例えば４バ
イトからなる１語の中の１〜３バイトのみを更新すると
いうような形で、情報処理中にしばしば実行される。

このような部分書込みの処理は、該１語をメモリから読
み出して、読み出したデータの所要部分を更新した後、
該データをメモリへ書き込むという手順を要するので、
アクセス時間が比較的長くなり易い。

〔従来の技術と発明が解決しようとする問題点〕第２図
は、メモリ装置６の一構成例を示すブロック図である。

図においてメモリ１は、プロセッサ２が例えば作業領域
等に使用する、いわゆるローカルメモリとする。

メモリ１は例えば４バイトを１語とする構成とし、プロ
セッサ２からアドレスレジスタ３に設定される語アドレ
スのデータを読み出して、データレジスタ４に設定し、
データレジスタ４の内容は、プロセッサ２に転送して処
理される。

又、書込み動作においてメモリ装置６は、プロセッサ２
からデータ線５によって転送される１語の書込みデータ
を、制御線７により選択器８を切り換えて・データレジ
スタ４に設定して書込み信号を発生することにより、ア
ドレスレジスタ３で指定する語アドレスに該データが書
き込まれるように構成されている。

従って、部分書込みの場合には、先ず１詔をデータレジ
スタ４に読み出し、プロセッサ２でこのデータの所要部
分を更新したデータを作成し、これをプロセッサ２から
データレジスタ４に転送して、書込み動作を行う。

第３図（ａｌは、この部分書込みの制御タイミングを説
明する図である。

第１の制御サイクル（以下において、第１サイクル等と
いう）でプロセッサ２のマイクロ命令のＲＥＡＤ命令が
実行されると、アドレス計算等が行われて、第２サイク
ルにアドレスレジスタ３が設定され、読出し動作が起動
され、第３サイクルで読出しデータがデータレジスタ４
に設定される。

このタイミングに合わせて、プロセッサ２は第２サイク
ルをダミー〇ＮＯＰ命令で待った後、第３サイクルのＬ
ＯＡＤ命令実行により、そのサイクルの終わりにデータ
レジスタ４のデータをプロセッサ２内のレジスタに取り
込み、次のＭＥＲＧＥ命令で取り込んだデータと部分書
込みデータとを併合して書込みデータを構成する。

第５サイクルの５ＴＯＰＥ命令の実行により、この１語
の併合データが、該サイクルの終わりにデータレジスタ
４に設定される。第６サイクルで書込みの起動及びアド
レス計算のためにＷＲＩＴＥ命令を実行し、第７サイク
ルで設定されるアドレスにデータレジスタ４の内容が書
き込まれて、部分書込みを終わる。

以上のように、部分書込みのためのメモリアクセス処理
には、制御サイクルを７サイクル（但し、第７サイクル
には次の命令の処理を並行できるので、実効的には６サ
イクル）も費やす必要があるので、これを短縮してシス
テムの処理能力を向上することが望まれていた。

〔問題点を解決するための手段〕

第１図は、本発明の構成を示すブロック図である。

°　図はメモリ装置１０の構成を示し、１１−Ｏ〜１１
−３は、メモリ１から読み出されたデータと書込みデー
タの、それぞれ１バイトの通過を切り換える選択器であ
る。

選択器１１−０〜１１−３は、プロセッサ２からの制御
線１３によって制御される。

〔作　用〕

部分書込みにおいて、プロセッサ２は該書込み対象の１
語を、メモリ１からデータレジスタ４に読み出す。

このとき、更新データをデータ線５に送出し、同時に制
御線１３によって、選択器１１−〇〜１１−３の更新部
分に対応するもののみ、メモリ１の読出しデータを阻止
して、プロセッサからの書込みデータを有効にする。

従って、メモリ１からの読み出しデータがデータレジス
タ４に入力するタイミングには、読出しデータと更新デ
ータとが併合された１語のデータがデータレジスタ４に
設定される。

以上により、読出しに引き続いて、メモリ１への書込み
制御を開始できるようになり、部分書込みの処理サイク
ルが著しく短縮される。

〔実施例〕 第１図において、選択器１１−Ｏ〜１１−３は、例えば
、制御線１３がオフの場合にメモリｌからの読出しデー
タをデータレジスタ４へ通すものとし、従って通常の１
語の読出し又は書込みの制御は、従来と同様にして実行
される。

部分書込みの制御を、第３図（ｂ）のタイミング説明図
を併せ参照して説明する。

部分書込みにおいて、プロセッサ２は第１サイクルにＲ
ＥＡＤ命令を実行し、メモリｌでは従来と同様の読出し
動作が開始され、第２サイクルで確定するアドレスから
１語のデータが読み出され、通常の読出し動作であれば
、その読出しデータが第３サイクルでデータレジスタ４
に設定される。

部分書込みの場合にプロセッサ２では、並行して第２サ
イクルで５ＴＯＰＩＥ命令を実行することにより、更新
データをデータ線５の所要ハイド位置に送出し、同時に
更新バイトのデータを選択する信号を制御ｖＡ１３に送
出して、更新データが選択器１１−０〜１１−３を通過
するようにする。

従って、メモリ１からの読み出しデータがデータレジス
タ４に入力する第３サイクルのタイミングには、読出し
データと更新データとが併合された１語のデータがデー
タレジスタ４に設定されることになる。

並行して、プロセッサ２では、第３サイクルにＷＲＩＴ
Ｅ命令を実行することにより、データレジスタ４上の併
合データが第４サイクルでメモリｌに書き込まれて、部
分書込みを完了する。即ち、前記従来例で実効６サイク
ルを要した部分書込み処理が実効３サイクル（第４サイ
クルは次の命令の処理と並行する）に短縮される。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、計算
機の処理装置等において、メモリの部分書込みにおける
処理時間が著しく短縮されるので、装置の性能を向上す
るという著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明の実施例構成ブロン、り図、第２図は従
来の一構成例ブロック図、 第３図はタイミング説明図 である。 図において、 １はメモリ、　　　　　　２はプロセッサ、３はアドレ
スレジスタ、４はデータレジスタ、５はデータ線、　　
　　　６．１０はメモリ装置、７．１３は制御線 ８．１１−０〜１１−３は選択器、 を示す。

Claims (1)

1. 【特許請求の範囲】 プロセッサ（２）からメモリ（１）へデータを書き込む
   に際し、 該メモリ（１）からの読出しデータを保持するレジスタ
   （４）、及び、 該データを該メモリ（１）から読み出して該レジスタ（
   ４）に設定するタイミングに同期して、該レジスタ（４
   ）の一部に該プロセッサから書き込むデータを設定する
   手段（１１−０〜１１−３）を有し、該レジスタ（４）
   に設定されたデータを該メモリ（１）に書き込むように
   構成されていることを特長とするメモリアクセス制御方
   式。