JPS6263460A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6263460A JPS6263460A JP60202717A JP20271785A JPS6263460A JP S6263460 A JPS6263460 A JP S6263460A JP 60202717 A JP60202717 A JP 60202717A JP 20271785 A JP20271785 A JP 20271785A JP S6263460 A JPS6263460 A JP S6263460A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- mos transistor
- source region
- field effect
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関するものであって、高集積密度
のＭＯＳ ＲＡＭ等に適用して最適なものである。
のＭＯＳ ＲＡＭ等に適用して最適なものである。
本発明は、半導体装置において、半導体基板を用いて構
成される第１の絶縁ゲート型電界効果トランジスタのソ
ース領域またはドレイン領域に、上記半導体基板上に絶
縁層を介して設けた半導体層を用いて構成される第２の
絶縁ゲート型電界効果トランジスタのゲート電極を兼用
させると共に、これらのトランジスタのチャネル方向を
ほぼ同一にすることによって、第１及び第２の絶縁ゲー
ト型電界効果トランジスタ全体の占ｆＩ′面積を小さく
することを可能にしたものである。
成される第１の絶縁ゲート型電界効果トランジスタのソ
ース領域またはドレイン領域に、上記半導体基板上に絶
縁層を介して設けた半導体層を用いて構成される第２の
絶縁ゲート型電界効果トランジスタのゲート電極を兼用
させると共に、これらのトランジスタのチャネル方向を
ほぼ同一にすることによって、第１及び第２の絶縁ゲー
ト型電界効果トランジスタ全体の占ｆＩ′面積を小さく
することを可能にしたものである。
大容量かつ低消費電力のＳＲＡＭ （スタチック・ラン
ダム・アクセス・メモリー）を設計する場合、ＣＭＯ３
構造が最も望ましいと考えられる。
ダム・アクセス・メモリー）を設計する場合、ＣＭＯ３
構造が最も望ましいと考えられる。
ところが、０ＭＯ３はｎウェルやｎ０層が必要であるた
め占有面積が大きく、例えばＩＭビットＳＲＡＭを製造
する際にこれが大きな障害となる。
め占有面積が大きく、例えばＩＭビットＳＲＡＭを製造
する際にこれが大きな障害となる。
例えば、上述のＩＭビットＳＲＡＭを１０１０Ｘ１以下
の大きさのチップを用いて製造する場合には、１個のメ
モリセルの面積を１０μｍＸ１０μｍ＝１００μｍ２以
下にしなければならない。しかしながら、このように面
積が小さいメモリセルは、サブμｍないし１層２μｍレ
ベルのプロセスを採用しない限り実現が困難である。
の大きさのチップを用いて製造する場合には、１個のメ
モリセルの面積を１０μｍＸ１０μｍ＝１００μｍ２以
下にしなければならない。しかしながら、このように面
積が小さいメモリセルは、サブμｍないし１層２μｍレ
ベルのプロセスを採用しない限り実現が困難である。
なお本発明に関連する先行文献としては特開昭５６−１
６２８７５号公報が挙げられ、この文献には、２個の絶
縁ゲート型電界効果トランジスタを立体的に配置し、下
層のトランジスタのゲート電極に上層のトランジスタの
ソース領域を兼用させかつこれらのトランジスタのチャ
ネル方向（ソース領域とドレイン領域とを結ぶ方向）を
互いに直交させた半導体装置が開示されている。
６２８７５号公報が挙げられ、この文献には、２個の絶
縁ゲート型電界効果トランジスタを立体的に配置し、下
層のトランジスタのゲート電極に上層のトランジスタの
ソース領域を兼用させかつこれらのトランジスタのチャ
ネル方向（ソース領域とドレイン領域とを結ぶ方向）を
互いに直交させた半導体装置が開示されている。
（発明が解決しようとする問題点〕
本発明は、従来技術が有する上述のような欠点を是正し
た半導体装置を提供することを′目的とする。
た半導体装置を提供することを′目的とする。
本発明に係る半導体装置は、半導体基板（例えばｐ型Ｓ
ｔ基板１）中に設けられているソース領域及びドレイン
領域を有する第１の絶縁ゲート型電界効果トランジスタ
（例えばｎチャネルＭＯ３）ランジスタＴｌ５Ｔｓ 、
Ｔ４ 、Ｔ６ ）と、上記゛半導体基板上に絶縁層（例
えばＳｔＯ□膜７ｅ、７ｆ）を介して設けた半導体層（
例えば多結晶Ｓｉ膜１１．１２）中に設けられているソ
ース領域及びドレイン領域を有する第２の絶縁ゲート型
電界効果トランジスタ（例えばｐチャネルＭＯ３）ラン
ジスタＴｇ −Ｔｓ ）とをそれぞれ具備し、上記第１
の絶縁ゲート型電界効果トランジスタの上記ソース領域
または上記ドレイン領域が上記第２の絶縁ゲート型電界
効果トランジスタのゲート電極を兼用すると共に、上記
第１及び第２の絶縁ゲート型電界効果トランジスタのチ
ャネル方向がほぼ同一である。
ｔ基板１）中に設けられているソース領域及びドレイン
領域を有する第１の絶縁ゲート型電界効果トランジスタ
（例えばｎチャネルＭＯ３）ランジスタＴｌ５Ｔｓ 、
Ｔ４ 、Ｔ６ ）と、上記゛半導体基板上に絶縁層（例
えばＳｔＯ□膜７ｅ、７ｆ）を介して設けた半導体層（
例えば多結晶Ｓｉ膜１１．１２）中に設けられているソ
ース領域及びドレイン領域を有する第２の絶縁ゲート型
電界効果トランジスタ（例えばｐチャネルＭＯ３）ラン
ジスタＴｇ −Ｔｓ ）とをそれぞれ具備し、上記第１
の絶縁ゲート型電界効果トランジスタの上記ソース領域
または上記ドレイン領域が上記第２の絶縁ゲート型電界
効果トランジスタのゲート電極を兼用すると共に、上記
第１及び第２の絶縁ゲート型電界効果トランジスタのチ
ャネル方向がほぼ同一である。
以下本発明をＳＲＡＭのＣＭＯ３型メモ型上モリモルし
た一実施例を図面に基づき説明する。
た一実施例を図面に基づき説明する。
第１図は本実施例によるＳＲＡＭのＣＭＯ３型メモツメ
モリセルす断面図であり、第２図は第１図に示すメモリ
セルの回路図である。
モリセルす断面図であり、第２図は第１図に示すメモリ
セルの回路図である。
第１図に示すように、本実施例によるメモリセルにおい
ては、例えばｐ型Ｓｔ基板１中にｎ゛層２〜６が互いに
所定距離部れて形成されている。なおｎ゛層３５はｎ゛
層２４．６に比べて面積が大きい。また上記ｐ型Ｓｉ基
板１上にはＳｉＯ□膜７が形成され、この５ｔ（ｈ膜７
の開ロアａ〜７Ｃを通じてｎ“層２．４．６の電極８〜
１０がそれぞれ形成されている。なお上記５ｉＯｚ膜７
のうちの膜厚の大きい部分７ｄはフィールド酸化膜を構
成し、膜厚の小さい部分７ｅ、７ｆは後述のゲート酸化
膜を構成する。さらにこのＳｊＯ□膜７ｅ、７ｆ上には
、上記ｎ“層３．５とほぼ同一の面積を有するｎ型の多
結晶ｓｉ膜１１．１２がそれぞれｎ”ｌｉ３．５と重な
り合うように形成されている。上記多結晶Ｓｉ膜１１の
両端部にはｐ゛層１３．１４が形成されている。このｐ
゛層１４の、２３層１３とは反対側の一端部は、ｎ＋層
４に少し重なっている。
ては、例えばｐ型Ｓｔ基板１中にｎ゛層２〜６が互いに
所定距離部れて形成されている。なおｎ゛層３５はｎ゛
層２４．６に比べて面積が大きい。また上記ｐ型Ｓｉ基
板１上にはＳｉＯ□膜７が形成され、この５ｔ（ｈ膜７
の開ロアａ〜７Ｃを通じてｎ“層２．４．６の電極８〜
１０がそれぞれ形成されている。なお上記５ｉＯｚ膜７
のうちの膜厚の大きい部分７ｄはフィールド酸化膜を構
成し、膜厚の小さい部分７ｅ、７ｆは後述のゲート酸化
膜を構成する。さらにこのＳｊＯ□膜７ｅ、７ｆ上には
、上記ｎ“層３．５とほぼ同一の面積を有するｎ型の多
結晶ｓｉ膜１１．１２がそれぞれｎ”ｌｉ３．５と重な
り合うように形成されている。上記多結晶Ｓｉ膜１１の
両端部にはｐ゛層１３．１４が形成されている。このｐ
゛層１４の、２３層１３とは反対側の一端部は、ｎ＋層
４に少し重なっている。
同様に、多結晶Ｓｉ膜１２の両端部にはｐ°層１５．１
６が形成され、この９９層１５の、ｐ″層１６とは反対
側の一端部はｎ“Ｎ４に少し重なっている。また上記２
１層１３．１６上にはそれぞれ電極１７．１８が形成さ
れている。さらにまた、ＳｉＯ２膜７ｅ上には、ｎ゛層
２３にその両端部で少し重なり合うようにゲート電極１
９が形成されている。同様に、ＳｉＯ２膜７ｆ上には、
ｎ”１ｉｉ５．６にその両端部で少し重なり合うように
ゲート電極２０が形成されている。
６が形成され、この９９層１５の、ｐ″層１６とは反対
側の一端部はｎ“Ｎ４に少し重なっている。また上記２
１層１３．１６上にはそれぞれ電極１７．１８が形成さ
れている。さらにまた、ＳｉＯ２膜７ｅ上には、ｎ゛層
２３にその両端部で少し重なり合うようにゲート電極１
９が形成されている。同様に、ＳｉＯ２膜７ｆ上には、
ｎ”１ｉｉ５．６にその両端部で少し重なり合うように
ゲート電極２０が形成されている。
本実施例によるメモリセルにおいては、ゲート電極１９
、ｎ″層３ら成るソース領域及びｎ゛層２ら成るドレイ
ン領域によりｎチャネルＭＯＳトランジスタＴ＋が、ｎ
１層３から成るゲート電極、ｐ＋層１３から成るソース
領域及びｐ゛層１４から成るドレイン領域によりｐチャ
ネルＭＯＳトランジスタＴ２が、ｐ゛層１４から成るゲ
ート電極、ｎ゛層４ら成るソース領域及びｎ゛層３ら成
るドレイン領域によりｎチャネルＭＯＳトランジスタＴ
ｚが、ｐ＋層１５から成るゲート電極、ｎ゛層４ら成る
ソース領域及びｎ゛層５ら成るドレイン領域によりｎチ
ャネルＭＯＳトランジスタＴ４が、ｎ″″″層５成るゲ
ート電極、ｐ゛層１６から成るソース領域及び２３層１
５から成るドレイン領域によりｐチャネルＭＯ３）ラン
ジスタＴ、が、ゲート電極２０、ｎ″″″層５成るソー
ス領域及びｎ゛層６ら成るドレイン領域によりｎチャネ
ルＭＯ３Ｉ−ランジスタＴ６がそれぞれ構成されている
。なおこれらのＭＯＳトランジスタＴ１〜Ｔ、のうちｐ
チャネルＭＯ３）ランジスタＴ ｚ ＳＴ ｓは多結晶
５ｉＴＦＴ（薄膜トランジスタ）であり、ｎチャネルＭ
ＯＳ）ランジスタＴ＋ 、Ｔｘ 、Ｔ４ 、Ｔｂはバル
クＳｉを用いたトランジスタである。そしてＳＬＯ，９
７ｅは、ＭＯＳトランジスタＴ、〜Ｔ３の共通のゲート
絶縁膜を構成している。同様に５ｉＯｔＪＩ！ ７ ｆ
は、Ｍ’ＯＳ）ランジスタＴ４〜Ｔ、の共通のゲート絶
縁膜を構成している。なおｎ０層３及びｐ″１１５間並
びにｎ″Ｍ！５及びｐ゛層１４間は電気的に接続されて
いる。
、ｎ″層３ら成るソース領域及びｎ゛層２ら成るドレイ
ン領域によりｎチャネルＭＯＳトランジスタＴ＋が、ｎ
１層３から成るゲート電極、ｐ＋層１３から成るソース
領域及びｐ゛層１４から成るドレイン領域によりｐチャ
ネルＭＯＳトランジスタＴ２が、ｐ゛層１４から成るゲ
ート電極、ｎ゛層４ら成るソース領域及びｎ゛層３ら成
るドレイン領域によりｎチャネルＭＯＳトランジスタＴ
ｚが、ｐ＋層１５から成るゲート電極、ｎ゛層４ら成る
ソース領域及びｎ゛層５ら成るドレイン領域によりｎチ
ャネルＭＯＳトランジスタＴ４が、ｎ″″″層５成るゲ
ート電極、ｐ゛層１６から成るソース領域及び２３層１
５から成るドレイン領域によりｐチャネルＭＯ３）ラン
ジスタＴ、が、ゲート電極２０、ｎ″″″層５成るソー
ス領域及びｎ゛層６ら成るドレイン領域によりｎチャネ
ルＭＯ３Ｉ−ランジスタＴ６がそれぞれ構成されている
。なおこれらのＭＯＳトランジスタＴ１〜Ｔ、のうちｐ
チャネルＭＯ３）ランジスタＴ ｚ ＳＴ ｓは多結晶
５ｉＴＦＴ（薄膜トランジスタ）であり、ｎチャネルＭ
ＯＳ）ランジスタＴ＋ 、Ｔｘ 、Ｔ４ 、Ｔｂはバル
クＳｉを用いたトランジスタである。そしてＳＬＯ，９
７ｅは、ＭＯＳトランジスタＴ、〜Ｔ３の共通のゲート
絶縁膜を構成している。同様に５ｉＯｔＪＩ！ ７ ｆ
は、Ｍ’ＯＳ）ランジスタＴ４〜Ｔ、の共通のゲート絶
縁膜を構成している。なおｎ０層３及びｐ″１１５間並
びにｎ″Ｍ！５及びｐ゛層１４間は電気的に接続されて
いる。
上述のことから明らかなように、本実施例によるメモリ
セルにおいては、ｎ″層３ＭＯＳトランジスタＴＩのソ
ース領域とＭＯ３Ｉ−ランジスタＴｔのゲート電極とＭ
ＯＳ）ランジスタＴ、のドレイン領域とを兼用している
。同様に、ｎ゛層５ＭＯＳ）ランジスタＴ＆のソース領
域とＭＯＳトランジスタＴｓのゲート電極とＭＯＳ）ラ
ンジスタＴ、のドレイン領域とを兼用している。また１
１層４は、ＭＯＳ）ランジスタＴ、のソース領域とＭＯ
ＳトランジスタＱ４のソース領域とを兼用している。
セルにおいては、ｎ″層３ＭＯＳトランジスタＴＩのソ
ース領域とＭＯ３Ｉ−ランジスタＴｔのゲート電極とＭ
ＯＳ）ランジスタＴ、のドレイン領域とを兼用している
。同様に、ｎ゛層５ＭＯＳ）ランジスタＴ＆のソース領
域とＭＯＳトランジスタＴｓのゲート電極とＭＯＳ）ラ
ンジスタＴ、のドレイン領域とを兼用している。また１
１層４は、ＭＯＳ）ランジスタＴ、のソース領域とＭＯ
ＳトランジスタＱ４のソース領域とを兼用している。
なお本実施例においては、第１図から明らかなように、
各ＭＯ３）ランジスタＴ１〜Ｔ、のチャネル方向は全て
同一方向となっている。
各ＭＯ３）ランジスタＴ１〜Ｔ、のチャネル方向は全て
同一方向となっている。
このように、上述の実施例においては、バルクＳｉによ
り構成されたｎチャネルＭＯ３Ｉ−ランジスタＴ、、Ｔ
□、Ｔａ 、Ｔｂと、ｐ型Ｓｔ基板１上にＳｔＯ□膜７
を介して形成された多結晶ＳＮ膜１１．１２により構成
されたｐチャネルＭＯＳトランジスタＴ、 、Ｔ、とを
積層することによりメモリセルを三次元構造としている
。またこの際、ＭＯＳトランジスタＴ、のソース領域と
ＭＯＳ）ランジスタＴ２のゲート電極とＭＯＳトランジ
スタＴ３のドレイン領域とをｎ゛層３兼用すると共に、
ＭＯＳトランジスタＴ、のソース領域とＭＯＳ）ランジ
スタＴ、のゲート電極とＭＯＳトランジスタＴ４のドレ
イン領域とをｎ４層５で兼用している。さらに各ＭＯ３
）ランジスタＴ Ｉ”” Ｔ ｂのチャネル方向を同一
としている。このため、基板の面積を極めて効率的に使
用することができるので、１個のメモリセルの面積を極
めて小さくすることが可能であり、面積が例えば１００
μｍ２以下のメモリセルも容易に実現可能である。また
各ＭＯＳトランジスタＴ、〜Ｔ４間等の配線長も極めて
短くなるので、動作速度を向上させることも可能である
。なおｐチャネルＭＯ３）ランジスタＴｚ、Ｔｓはいず
れも多結晶５ｉＴＦＴであるため、一般にはバルクＳｉ
のトランジスタに比べて動作速度が遅いが、近年、多結
晶Ｓｉ膜１１．１２を膜厚数百Å以下に超薄膜化するこ
とにより多結晶５ｉＴＦＴの高性能化が図られた結果、
バルクＳｉトランジスタに匹敵し得る速度で動作する多
結晶５ｉＴＦＴが得られているので、ｐチャネルＭＯ５
）ランジスタＴ２、Ｔｓを多結晶５ｉＴＦＴで構成する
ことによる動作速度上の問題は実質的に解−決すること
が可能である。
り構成されたｎチャネルＭＯ３Ｉ−ランジスタＴ、、Ｔ
□、Ｔａ 、Ｔｂと、ｐ型Ｓｔ基板１上にＳｔＯ□膜７
を介して形成された多結晶ＳＮ膜１１．１２により構成
されたｐチャネルＭＯＳトランジスタＴ、 、Ｔ、とを
積層することによりメモリセルを三次元構造としている
。またこの際、ＭＯＳトランジスタＴ、のソース領域と
ＭＯＳ）ランジスタＴ２のゲート電極とＭＯＳトランジ
スタＴ３のドレイン領域とをｎ゛層３兼用すると共に、
ＭＯＳトランジスタＴ、のソース領域とＭＯＳ）ランジ
スタＴ、のゲート電極とＭＯＳトランジスタＴ４のドレ
イン領域とをｎ４層５で兼用している。さらに各ＭＯ３
）ランジスタＴ Ｉ”” Ｔ ｂのチャネル方向を同一
としている。このため、基板の面積を極めて効率的に使
用することができるので、１個のメモリセルの面積を極
めて小さくすることが可能であり、面積が例えば１００
μｍ２以下のメモリセルも容易に実現可能である。また
各ＭＯＳトランジスタＴ、〜Ｔ４間等の配線長も極めて
短くなるので、動作速度を向上させることも可能である
。なおｐチャネルＭＯ３）ランジスタＴｚ、Ｔｓはいず
れも多結晶５ｉＴＦＴであるため、一般にはバルクＳｉ
のトランジスタに比べて動作速度が遅いが、近年、多結
晶Ｓｉ膜１１．１２を膜厚数百Å以下に超薄膜化するこ
とにより多結晶５ｉＴＦＴの高性能化が図られた結果、
バルクＳｉトランジスタに匹敵し得る速度で動作する多
結晶５ｉＴＦＴが得られているので、ｐチャネルＭＯ５
）ランジスタＴ２、Ｔｓを多結晶５ｉＴＦＴで構成する
ことによる動作速度上の問題は実質的に解−決すること
が可能である。
さらに上述の実施例によれば、既述のようにＭＯＳトラ
ンジスタＴ、のソース領域とＭＯＳトランジスタＴ２の
ゲート電極とＭＯＳ）ランジスタＴ、のドレイン領域と
をｎ＋層３により兼用させると共に、ＭＯＳ［−ランジ
スタＴ６のソース領域とＭＯＳ）ランジスタＴＳのゲー
ト電極とＭＯＳトランジスタＴ４のドレイン領域とをｎ
゛層５より兼用させているので、兼用させた分だけメモ
リセルの製造工程が簡略化される。のみならず、上述の
実施例によるメモリセルは、従来用いられているプロセ
ス技術により容易に製造することができ、何ら特別の新
しいプロセス技術を必要としないので簡便である。しか
もメモリセルの微細化のために必ずしもサブμｍプロセ
ス等を用いる必要がない。
ンジスタＴ、のソース領域とＭＯＳトランジスタＴ２の
ゲート電極とＭＯＳ）ランジスタＴ、のドレイン領域と
をｎ＋層３により兼用させると共に、ＭＯＳ［−ランジ
スタＴ６のソース領域とＭＯＳ）ランジスタＴＳのゲー
ト電極とＭＯＳトランジスタＴ４のドレイン領域とをｎ
゛層５より兼用させているので、兼用させた分だけメモ
リセルの製造工程が簡略化される。のみならず、上述の
実施例によるメモリセルは、従来用いられているプロセ
ス技術により容易に製造することができ、何ら特別の新
しいプロセス技術を必要としないので簡便である。しか
もメモリセルの微細化のために必ずしもサブμｍプロセ
ス等を用いる必要がない。
以上本発明の一実施例につき説明したが、本発明は上述
の実施例に限定されるものではなく、本発明の技術的思
想に基づく各種の変形が可能である。例えば、必要に応
じて上述の実施例における各拡散層等の導電型を逆転さ
せることが可能である。また上述の実施例においては、
本発明をＳＲＡＭの０ＭＯ３型メモリセルに適用した場
合につき説明したが、その他の各種半導体装置にも本発
明を適用することが可能である。
の実施例に限定されるものではなく、本発明の技術的思
想に基づく各種の変形が可能である。例えば、必要に応
じて上述の実施例における各拡散層等の導電型を逆転さ
せることが可能である。また上述の実施例においては、
本発明をＳＲＡＭの０ＭＯ３型メモリセルに適用した場
合につき説明したが、その他の各種半導体装置にも本発
明を適用することが可能である。
本発明によれば、第１及び第２の絶縁ゲート型電界効果
トランジスタ全体の占有面積を小さくすることが可能で
ある。
トランジスタ全体の占有面積を小さくすることが可能で
ある。
第１図は本発明の一実施例によるＳＲＡＭの０ＭＯ３型
メモリセルの断面図、第２図は第１図に示すメモリセル
の回路図である。 なお図面に用いた符号において、 １−・・−・・−−−−−−ｐ型Ｓｉｉ板２〜６ ・・−・・−・−−−−−−−−−−−ｎ″層７−−−
−一−−−−−・・−・５ｔ（ｈ膜８．９．１０．１７
．１８ −・−・・−・−・−・・・電極 １１．１２−・−・−多結晶Ｓｉ膜 １３〜１６ −・−・−・−・・−ｐ゛層 １９．２０−一−・−・−・−・−ゲート電極Ｔ１〜Ｔ
、−−−−−−−−・−ＭＯＳトランジスタである。
メモリセルの断面図、第２図は第１図に示すメモリセル
の回路図である。 なお図面に用いた符号において、 １−・・−・・−−−−−−ｐ型Ｓｉｉ板２〜６ ・・−・・−・−−−−−−−−−−−ｎ″層７−−−
−一−−−−−・・−・５ｔ（ｈ膜８．９．１０．１７
．１８ −・−・・−・−・−・・・電極 １１．１２−・−・−多結晶Ｓｉ膜 １３〜１６ −・−・−・−・・−ｐ゛層 １９．２０−一−・−・−・−・−ゲート電極Ｔ１〜Ｔ
、−−−−−−−−・−ＭＯＳトランジスタである。
Claims (1)
- 【特許請求の範囲】 半導体基板中に設けられているソース領域及びドレイン
領域を有する第１の絶縁ゲート型電界効果トランジスタ
と、 上記半導体基板上に絶縁層を介して設けた半導体層中に
設けられているソース領域及びドレイン領域を有する第
２の絶縁ゲート型電界効果トランジスタとをそれぞれ具
備し、 上記第１の絶縁ゲート型電界効果トランジスタの上記ソ
ース領域または上記ドレイン領域が上記第２の絶縁ゲー
ト型電界効果トランジスタのゲート電極を兼用すると共
に、上記第１及び第２の絶縁ゲート型電界効果トランジ
スタのチャネル方向がほぼ同一であることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202717A JPS6263460A (ja) | 1985-09-13 | 1985-09-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202717A JPS6263460A (ja) | 1985-09-13 | 1985-09-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6263460A true JPS6263460A (ja) | 1987-03-20 |
Family
ID=16461988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60202717A Pending JPS6263460A (ja) | 1985-09-13 | 1985-09-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6263460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01309368A (ja) * | 1988-06-07 | 1989-12-13 | Nec Corp | Ｍｏｓ型半導体記憶回路装置 |
-
1985
- 1985-09-13 JP JP60202717A patent/JPS6263460A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01309368A (ja) * | 1988-06-07 | 1989-12-13 | Nec Corp | Ｍｏｓ型半導体記憶回路装置 |
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