JPH0727917B2 - 薄膜トランジスタ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、薄膜トランジスタに関するものである。

（従来の技術及びその問題点） 第５図（ａ），（ｂ），（ｃ）は、従来一般に知られた
薄膜トランジスタ（TFT）を示したもので、（ａ）は再
結晶化シリコン，ポリシリコンを、（ｂ）はアモルファ
スシリコンを、また（ｃ）はCdSeをそれぞれ主材料とし
て構成されている。しかし、これらの薄膜トランジスタ
には、それぞれ次のような問題点がある。

（ａ）再結晶化シリコン，ポリシリコンTFT この材料で作製する場合は、まず、低温（400℃以下）
での成膜が難しい。そのため、単結晶シリコン又は石英
のような耐熱性の材料からなる高価な基板が必要とな
る。また単結晶と同様な構造欠陥の少ないシリコン膜を
作る必要があるが、多数の薄膜トランジスタを同時に作
製するために広い面積に成膜しようとすると、電気特性
に影響を与えるようなひずみや欠陥が多く発生してしま
う。従って６インチウエハー程度のものしか作製できな
いのが現状であり、TFT1個当りのコストが高い。

（ｂ）アモルファスシリコンTFT アモルフアスシリコンは低温成膜、大面積の成膜が可能
で、太陽電池、センサ等に多く応用されている。しかし
薄膜トランジスタとした場合、アモルファスシリコンは
移動度が小さいため、第５図（ｂ）のような構成では高
速応答が難しい。さらに、キャリアがソースからドレイ
ンに移動する際に拡散してしまい、トラップ確率が増加
し特性が経時変化する。また高電界が印加された際、電
極界面及び薄膜中で構造変化が起き、特性が変化してし
まう。

（ｃ）CdSe TFT CdSeは低温成膜、大面積の成膜が可能であるが、製法上
CdとSeが分離し易く、さらに酸素と非常に反応し易いた
め、プロセス制御が難しい。また、移動度が小さく、ト
ラップが多いため高速応答、安定性が問題とされてい
る。

本発明は、上記従来技術の問題点を解消し、高速で、高
安定な薄膜トランジスタを提供するものである。

（問題点を解決するための手段） 上記問題点を解決するために、本発明の薄膜トランジス
タは、基体上に設けられた支持ブロックと、この支持ブ
ロックの一側面、あるいは前記一側面及びそれより延長
される基体に穿設された孔の側面に、基体の主面に対し
て積層面が略垂直になるように、禁制帯幅の異なる少な
くとも２種類以上の薄膜が、同種の薄膜が互いに隣合わ
ないようにして、少なくとも３層以上積層された多層薄
膜と、この多層薄膜の各層が現われている、基体の主面
に平行な一体の両端面にそれぞれ設けられたソース電極
及びドレイン電極と、前記多層薄膜の各層が現われてい
る、基体の主面に垂直な一体の側面に、多層薄膜中で最
も狭い禁制帯幅の薄膜と同程度の格子定数を有しかつそ
の薄膜の伝導型と異なる伝導型を有する薄膜層を介して
設けられたゲート電極とから構成される。

（作 用） 禁制帯幅の異なる薄膜層を多層に積層することによりヘ
テロ接合のポテンシャル井戸が形成され、その結果キャ
リアは禁制帯幅の狭い層の中を電界に引かれて伝導し、
隣接層方向への拡散がない。このとき、キャリアの寿命
をτ、ドリフト移動度をμとすると、μτ積が応答速度
の重要な因子となるが、前記作用はτを増加させること
になり、高速応答が可能になる。また印加した高電界は
各層に配分されて１層当りにかかる電界が低下するので
高電界による構造変化や結晶化等はは起こらない。さら
に、薄膜の縦方向の伝導を利用しているためチャネル長
を短くすることができ、より高速化が可能になる。

（実施例） 以下図面に基づいて実施例を詳細に説明する。まず、第
１図は、本発明の基本構成を示したもので、１は基板、
２は基板１上に形成したソース電極、３は多層薄膜で、
禁制帯幅の異なる少なくとも２種類以上の薄膜を同種の
薄膜が互いに隣合わないようにして少なくとも３層以上
の多層に積層する（本実施例ではａ層,b層,a層の２種類
３層からなっている）。この多層薄膜３は、その積層面
が基板面に対して略垂直になるように積層されている。
４は多層薄膜３の上部に、基板面と略平行に形成された
ドレイン電極、なお５は絶縁層、6a,6bは、多層薄膜３
中で最も狭い禁制帯幅の薄膜と同程度の格子定数を有し
かつその薄膜の伝導型と異なる伝導型を有する薄膜層
で、多層薄膜３の各層が現われている側面に、基板面に
対して略垂直に設けられている。7a,7bは薄膜層6a,6bの
外側にそれぞれ設けられたゲート電極である。

なお、上記構成において、多層薄膜３とソース電極２と
の間、多層薄膜３とドレイン電極４との間にそれぞれオ
ーミック性を得るための中間層を挿入してもよい。ま
た、薄膜トランジスタ形成後に、全体を覆うように、湿
気、酸化等を防止するためのパッシベーション膜を塗布
・形成してもよい。

基板１の材料としては、絶縁材料がよく、無機材料では
ガラス、セラミック、有機材料ではポリイミドなどが用
いられる。また導電性材料に絶縁処理を施したものでも
よい。

多層薄膜３の、禁制帯幅の異なる薄膜としては、結晶で
もアモルファスでもよい。結晶の場合は格子定数が比較
的近似した材料である必要がある。そのため組合せとし
て、CdS−Cu₂S,CdS−CdTe,CdS−InP,CdTe−Cu₂Te,CdS−
CuInS₂,CdS−CuInSe₂,CdS−CuInTe₂,CdS−CuGaSe₂,Cu₂T
e−CdTe,CdSe−ZnTe,AdS−Siなどがよい。またアモルフ
ァスと結晶の組合せを用いることによって格子定数をあ
る程度緩和できる。アモルファス（記号としてａ−を用
いる）材料としてはa-Si:H（Ｆ）,a-Se,a-Ge:H（Ｆ）な
どがあげられ、CdS−a-Si:H,CuInSe−a-Se,CuInSe−a-S
i:Hなどの組合せがよい。アモルファス材料どうしの組
合せとしてはa-Se−a-Si:H,a-Si_ｘC_{1- ｘ}:H−a-Si:H,a-S
i_ｘN_{1- ｘ}:H−a-Si:H,a-Si_ｘ0_{1- ｘ}:H−a-Si:Hなどがよ
い。

ソース電極２、ドレイン電極４としては、Al,Mo,W,Ni,C
r,Au,Agを用いることができる。

多層薄膜とゲート電極との間の薄膜層6a,6bとしては、
例えば多層薄膜３中で最も狭い禁制帯幅の薄膜としてa-
Si:Hを例にとれば、この薄膜自体はN^-型の伝導型を有し
ているため、ＢをドープしてP⁺型のa-Si:H（Ｂ）を用い
ることができる。このように、この部分の薄膜層は、多
層薄膜中で最も狭い禁制帯幅の薄膜自体の持っている伝
導型にドーピングを施して異なる伝導型にして用いても
よい。

ゲート電極7a,7bとしては、Al,Mo,W,Ni,Cr,Au,Agを用い
ることができる。

また多層薄膜３とソース電極２及びドレイン電極４とオ
ーミック性を得るために挿入する中間層として、多層薄
膜３と同組成を持ち、ドーピングにより低抵抗化したも
のが使用できる。

禁制帯幅の異なる膜を多層に積層したバンドモデルを第
２図に示す。結晶−結晶，アモルファス−結晶，アモル
ファス−アモルファスの組合せはともに材料固有の伝導
型を持ち、それらの伝導型はＰ型,N型,i型に分けること
ができ、伝導型の組合せとして、Ｐ型−Ｎ型,P型−ｉ
型,N型−Ｐ型,N型−ｉ型,i型−ｉ型などがあり、各バン
ドモデルを第２図（ａ）〜（ｅ）にそれぞれ示す。この
組合せ以外に、Ｐ型−Ｐ型,N型−Ｎ型があってもよい。
Eg_-1が禁制帯幅の広い層、Eg_-2が禁制帯幅の狭い層、Ｅ
_Ｆはフェルミーレベル、ａ層膜厚とｂ層膜厚は同じであ
る。

禁制帯幅の異なる膜１層当りの膜厚は100〜10000Åと
し、多層薄膜３の全体の膜厚は0.1〜10μmm、好ましく
は0.3〜２μmmとする。また多層薄膜とゲート電極の間
の薄膜層6a,6bの厚さは500Å〜１μmmまでがよく、好ま
しくは1000〜5000Åがよい。各電極の膜厚は1000〜5000
Åが好ましい。また、ソース、ドレイン間のチャネル長
は1000Å〜10μmmの間がよく、好ましくは5000Å〜３μ
mmの間がよい。チャネル幅は１〜100μmmの間がよく、
好ましくは２〜20μmmの間がよい。

次に、製造方法を含む一実施例を示す。基板としてパイ
レックスガラスを用い、禁制帯幅の異なる膜としてa-S
i:H−a-Si_ｘN_{1- ｘ}:Hのアモルファス半導体を用いた。a-
Si:Hが禁制帯幅の狭い材料であり、a-Si_ｘN_{1- ｘ}:Hが禁
制帯幅の広い材料である。a-Si:Hは格子定数が約４Å、
禁制帯幅が1.7eVのＮ型半導体、a-Si_ｘN_{1- ｘ}:Hは格子定
数が約４Å、禁制帯幅が2.3eVのＮ型半導体で、Ｎ型−
Ｎ型の組合せである。まず、第３図（ａ）に示したよう
に、基板11にエッチングにより孔11aを開け、SiO₂を堆
積してブロック15を形成する。その上に、第３図（ｂ）
に示すように多層薄膜13をグロー放電分解を用いたプラ
ズマCVD法により堆積した。この多層薄膜形成方法につ
いては後で詳述する。次に、第３図（ｃ）のように、孔
11aの下部より多層薄膜13の端部を20Å程度エッチング
除去し、その部分にAlを蒸着してソース電極12を形成す
る。その後第３図（ｄ）に示したように、多層薄膜13の
各層が現われている側面にグロー放電分解法によりＢを
ドーピングしたa-Si:H（Ｂ）膜16を形成し、その上にAl
を蒸着してゲート電極17とする。次いで、第３図（ｅ）
に示したように、上部及びブロック側面の多層薄膜をエ
ッチング除去し、最後に、第３図（ｆ）に示すように、
残された多層薄膜13の上部に、基板面と平行なドレイン
電極14をAlの蒸着により形成し、薄膜トランジスタを得
た。

多層薄膜13の形成方法を段第４図に基づいて説明する。
この装置はＡ室111とＢ室110の２室を備えている。ま
ず、バルブ118,121を開けてロータリポンプ122,124によ
ってＡ室111,B室110を10^-2Torrの圧力にし、バルブ118,
121を閉じ、次にバルブ125,119,120を開けてロータリポ
ンプ126及び拡散ポンプ123によってＡ室,B室を10^-6Torr
の圧力にする。その後、バルブ119,120を閉じ、試料116
をまずＡ室111の高周波電極112に平行に対向するように
セットし、バルブ106,108を開け、SiH₄のボンベ100の元
栓102及びNH₃のボンベ101の元栓103を開け、フローメー
タ104を調節してSiH₄の流量を20ccに保ち、またフロー
メータ105を調節してNH₃の流量を100ccに保ち、バルブ1
18を調節してＡ室111内の圧力を1Torrに保ち、高周波電
源114を20Wに調節して高周波電極112で放電を起こす。a
-Si_ｘN_{1- ｘ}:H膜が基板116上に100Å堆積後、高周波電源
114を切り、バルブ106,108を閉じる。次に、モータ109
を回転させ、試料をＢ室110へ移動させ、高周波電極113
に平行に対向させてセットする。バルブ107を開けてフ
ローメータ104を20ccに調節し、バルブ121を調節してＢ
室110の圧力を1Torrに保ち、高周波電源115を投入し20W
に調節して高周波電極113で放電を起こす。a-Si:H膜が
基板116上に100Å堆積後、高周波電源115を切り、バル
ブ107,121を閉じる。以上の操作をＡ室とＢ室交互に繰
り返し、基板上にa-Si_ｘN_{1- ｘ}:H膜とa-Si:H膜とを100Å
ずつ交互に堆積し、a-Si_ｘN_{1- ｘ}:Hを21層、a-Si:H膜を2
0層、全体の膜厚として4100Åを堆積した。

上記のようにして得られた薄膜トランジスタの特性を測
定した結果、ゲート電圧15V,ドレイン電圧15V印加して Ｉ_ON＝６×10^-6（Ａ）,I_OFF＝２×10^-10（Ａ）で、Ｉ_ON
/I_OFF≒10⁴と、薄膜トランジスタとしては十分な特性で
かつ高速特性が得られ、経時変化のない安定なものであ
った。

（発明の効果） 以上説明したように、本発明によれば、禁制帯幅の異な
る薄膜層を多層に積層することにより、ヘテロ接合のキ
ャリア閉じ込め効果が生じ、その結果トラップ確率が低
下し、高速応答が可能になる。また、多層薄膜に印加さ
れた高電界は各層に配分され、１層当りの電界が低下す
るので構造変化が起きるのを防止することができる。ま
た、薄膜の縦方向の伝導を利用しており、薄膜を上部か
ら徐々にエッチングして薄くすることが容易であるか
ら、数千Åのチャネル長を用いることが可能となり、移
動度が低い薄膜においてもキャリアが短時間でソース・
ドレイン間を移動するすることができるため、より高速
動作が可能となる。以上の相乗効果により高速、高安定
な薄膜トランジスタを得ることができる。

【図面の簡単な説明】

第１図は、本発明の基本構成を示す図、第２図（ａ）〜
（ｅ）は、多層薄膜の各種伝導型の組合せにおけるバン
ドモデルを示す図、第３図は、具体例の製造方法を示す
図、第４図は、具体例の試料作製に用いた薄膜堆積装置
の構成図、第５図（ａ），（ｂ），（ｃ）は、それぞれ
従来の薄膜トランジスタの構成図である。 １……基板、２……ソース電極、３……多層薄膜、４…
…ドレイン電極、５……絶縁層、6a,6b……薄膜層、7a,
7b……ゲート電極。

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/808

Claims (3)

【特許請求の範囲】
1. 【請求項１】基体上に設けられた支持ブロックと、 該支持ブロックの一側面、あるいは前記一側面及びそれ
   より延長される基体に穿設された孔の側面に、前記基体
   の主面に対して積層面が略垂直になるように、禁制帯幅
   の異なる少なくとも２種類以上の薄膜が、同種の薄膜が
   互いに隣合わないようにして、少なくとも３層以上積層
   された多層薄膜と、 該多層薄膜の各層が現われている、前記基体の主面に平
   行な一対の両端面にそれぞれ設けられたソース電極及び
   ドレイン電極と、 前記多層薄膜の各層が現われている、前記基体の主面に
   垂直な一対の側面に、前記多層薄膜中で最も狭い禁制帯
   幅の薄膜と同程度の格子定数を有しかつその薄膜の伝導
   型と異なる伝導型を有する薄膜層を介して設けられたゲ
   ート電極と からなることを特徴とする薄膜トランジスタ。
2. 【請求項２】多層薄膜の少なくとも１種が、水素原子、
   重水素原子、ハロゲン原子の少なくも１種を含むアモル
   ファスシリコンであることを特徴とする特許請求の範囲
   第（１）項記載の薄膜トランジスタ。
3. 【請求項３】多層薄膜とソース電極間、多層薄膜とドレ
   イン電極間に、前記多層薄膜及び電極材とオーミック特
   性を示す中間層が設けられていることを特徴とする特許
   請求の範囲第（１）項記載の薄膜トランジスタ。