JPS626535A - カウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はカウンタ回路・に関し、特Ｋ　ｌ２Ｌ（Ｉｎ
ｔｅｇｒａｔｅｄ　Ｉｎｊｅｃｔｉｏｎ　ｌｏｇｉｃ　
）回路で構成した場合に集積化に適するカウンタ回路に
関する。

〔発明の概要〕

この発明では例えば第１１図に示すように、キャリー制
御回路１０．のアンドゲート１１１，１１２の夫にクロ
ックＣＫを入力するとともにカウンタ７１の正相出力、
逆相出力を夫々入力する。この場合上記アンド回路１１
１，１１２の出力の論理和をカウンタ７□に対するクロ
ックとするとともに１次段のキャリー制御回路１０２に
対するクロックとするとともに、次段のキャリー制御回
路１０２に対して上記アンド回路１１１．１１２の出力
を入力させる。

これによりキャリー制御回路を最終段を除き同一回路構
成とすることができ、ｌ２Ｌ構成とするのに好適なカウ
ンタ回路を提供し得る。

〔発明の技術的背景とその問題点〕

一般Ｋ　ｌ２Ｌ回路は低電圧で動作し、低消費電力動作
が可能でバイポーラ回路と共存させることが可能である
ため、ＬＳＩ技術として注目されてい　　　〜る。第２
図はｌ２Ｌの基本回路を示す回路図であシ　　　□トラ
ンジスタＱｐハインジェクタと呼ばれ、論理動作ｔ−行
なうＮＰＮ）ランジスタＱｎのベース電流を供給スるＰ
ＮＰ　トランジスタである。上記′トランジスタＱｐへ
のインジェクタ電流ＩＥＰは外部−源から安定抵抗Ｒ９
全通してトランジスタＱ、のエミッタ電極に供給される
。トランジスタＱ、のベースを極は接地されているため
、トランジスタＱ、のコレクタ電流ＩＣｐは入力端子Ｂ
が開放状態にあるとき、そのままトランジスタＱ、のベ
ース電流となるためトランジスタＱｎは導通状態となシ
、トランジスタ勃のコレクタ電極Ｃｒ５１．Ｃｎｚ、Ｃ
ｎｓはいずれも導通状態となる。

つぎに入力端子Ｂをアースし、トランジスタＱｐのコレ
クタ電流Ｉ。、をアースに流すことにより、トランジス
タＱｎへのベース電流は供給されなくなるためトランジ
スタＣｎｌ、Ｃｎ２．Ｃｎ３は遮断する。この場合、回
路の動作スピードはトランジスタＱｐのエミッタ電極に
供給されるインジェクタ電流稲。

によって決定される。

第３図は、従来のカウンタ回路を示す回路図であシ、例
えば累積等に用いられるアップダウンカウンタ回路を示
す。同図において端子１にはクロックＣＫが加えられ、
端子２にはアップ／ダウン制御信号が加えられる。この
端子１，２に加えられた信号はクロック制御回路３に加
えられ、その出力端子４．５に夫々アップカウントクロ
ック、ダウンカウントクロックを出力する。

上記両カウントクロックはキャリー制御回路６１　ｒ　
６２＋　６３の夫々に入力され、キャリ制御回路６１，
６□、６３の出力は夫々Ｔ型フリップフロップ７１．７
□、７３のクロック端子に加えられ、Ｔ型７リツプフロ
ツプ７１のクロック端子には上記端子１に入力されたク
ロックＣＫが加えられる。

上記カウンタに対するカウント動作は、ｇ４図に示すタ
イミングチャートで判るように、端子２が高レベル（第
４図（ｂ））のときは、端子１に加えられたクロックＣ
Ｋ（第４図（ａ））をアップカウントし、逆に上記端子
２のレベルが低レベルのときはダウンカウントする。カ
ウンタを構成する初段のＴ型フリップフロップ７１には
単に上記クロックＣＫ（第４図（ａ））が加えられるの
で、その出力ＱＡ（端子８１）は（第４図（Ｃ））に示
すような出力波形となるっ また、２段目のフリップフロップ７□はアップダウン制
御信号の変化にともない（第４図（ψ）示す出力信号を
端子８□に出力する。この第２段目のフリップフロップ
７□の出力端の信号（ＱＢ、　ＱＢ）は次段のキャリー
制御回路７３に加えられ、第３段目のフリップフロップ
７３の出力端子８３には（第４図（ｅ））に示す出力が
得られる。同様罠して最終段の７リツプフロツプ７４に
は（＠４図（０）に示す出力を得る。

なお、第４図（ω、（ｈ）は夫々端子４．端子５に導出
されるアップカウントクロック、ダウンカウントクロッ
クを示す。

上記構成による従来のカウンタ回路にあってはカウンタ
回路の初段のカウンタのファインアウト数と後段のカウ
ンタのファンアウト数とが異なり初段のカウンタの出力
で消費する電流値が後段のカウンタに比して大きくなり
、カウンタの多段接続が困難となる。

また、キャリー制御回路６１，６２．６３の夫々の入力
端子数が、段数毎罠異なり、ｎ段のカウンタ中カウンタ
回路を構成した場合、最終段に接続されるキャリー制御
回路を構成するアンド回路の入力数は、前段のカウンタ
からの出力本数（ｎ−１）本とクロックＣＫを導入する
ための入力数１と加えた（　（ｎ−１）＋１　）＝４本
となる。このため、後段におけるキャリー制御回路の入
力本数が増える問題点も発生する。このため集積化した
際にチップ面積が増大するという問題を有する。また、
上記従来のカウンタ回路はＩ”Ｌ構成には不適である。

〔発明の目的〕

この発明は、上記の点に鑑みてなされたものであシ、集
積化に好適でかつ、ＩＺＬ化にも適したカウンタ回路を
提供することを目的とする。

〔発明の実施例〕

以下、この発明の実施例を図面を参照して説明する。

第５図はこの発明の実施例を示す回路図であシＴＴＬ構
成におけるカウンタ回路の例を示す。なお、第３図と対
応する部分については同一符号を付し、その説明を省略
する。

第５図に示す回路にあっては初段のカウンタ７１の出力
（ＱＡ、ＱＡ）は、キャリー制御回路１０、のみに加え
られている。更にキャリー制御回路１０１を構成するア
ンド回路ｉｌｌ　、　１１２の出力は次段のキャリー制
御回路１０２のアンド回路１１３．１１４に夫々入力さ
れる０このように、フリップ７０ツブの出力は次段のキ
ャリー制御回路に対してのみ供給する構成とする。

即ち、前段のカウンタの情報はキャリー制御回路を構成
するアンド回路を介して次段のキャリー制御回路に供給
される０ このように構成すると、最終段のキャリー制御回路を構
成するアンド回路に入力される入力数は前段のカウンタ
の出力、前段のキャリー制御回路の出力、及びクロック
が入力されるのみであシ。

最終段のキャリー制御回路の入力信号数は、従来ｎ段の
カウンタによってカウンタ回路を構成した場合ｎ本必要
であったのに対し、この実施例によれば、前段のカウン
タの出力、前段のキャリー制御回路の出力及びこれにク
ロック信号を加え走数の信号を加えるに留まる。このた
め、カウンタを多段で構成した場合にも、キャリー制御
回路の入力数の増加は抑止され、集積化江適する。

また、キャリー制御回路についてみると、最終段を除き
、同様なセル構成をなし、この面においても集積化に適
する。即ち、カウンタ回路を構成するカウンタの出力を
次段カウンタを超え配線する構成【よらないので、雑音
発生成は雑音による影響を受けることが少ない。

第６図は第５図に示した回路をＩ２Ｌ構成にした回路例
を示し、第５図に対応する部分については同一符号を付
しである。

第５図に示すＩ２Ｌの構成の場合、クロック制御回路３
は本質的にはＩ２Ｌの基本単位構成がインバータである
ためインバータを複数構成とした回路によって形成され
る。なお、第５図に対応する符号を付してあシ、ＬＳＢ
、Ｍ２Ｒの入力端子数は従来のカウンタ回路に比して削
減でき、ＬＳＢに対するファンアウト数を削減できる。

また、キャリー制御回路１０１．１０□は同一構成とす
ることができ、集積化する場合については同一パターン
構成で形成し得る。

即ち、第６図に示すＩ２Ｌ構成によるカウンタ回路の実
施例にあっては、１段フリップフロップ例えばＴ型７リ
ツプフロツプ構成した場合、　　（ｎ−１）部分のキャ
リー制御回路は同一回路形体で構成し得る。また、第７
図は第６図に示したカウンタ回路を形成するフリップフ
ロップの回路構成を示す。

この場合、Ｉ２Ｌで構成されておりインバータの組合せ
Ｋよシ形成される。

第８図はこの発明の他の実施例を示す回路図であり、Ｉ
２Ｌで構成した回路例を示す。この第８図における実施
例は基本的には第６図に示した実施例と等価であるが、
カウンタ回路を構成するフリップフロップがクロックの
立上がりで変化するフリップフロップで本実施例にあっ
ては構成される。

即ち、第８図においてはフリップフロップ７１，７□７
は第９１に示すＩ２Ｌ構成で形成され、個々のフリップ
フロップはクロックの立上がりでその状態が変化する回
路構成となる。

この場合にあってもキャリー制御回路１０１．１０□は
　　　・同一回路構成にすることができるっまた、初段
カウンタに対するガンアウト数が減少することができる
Ｏ 〔発明の効果〕 以上述べたように、この発明によるカウンタ回路によれ
ばカウンタのファンアウト数を増加することなく、カウ
ンタ回路を構成することができ集積化した場合にそのチ
ップ面積を小さくし得る。

また、ｎ段のカウンタでカウンタ回路を構成した場合例
、キャリー制御回路を最終段を除く（ｎ−２）段に対し
同一回路構成とすることが可能であり集積化する際にあ
っては同一セル状で形成することができる。これにより
不要な配線の引回しをしなくともよく、回路実装におけ
る不要信号雑音による影響を防止し得る。

また、この発明によるカウンタ回路はＩ２Ｌ構成に適す
る。

【図面の簡単な説明】

第１図はこの発明の概要を示す回路図、第２図はＩ２Ｌ
回路を示す回路図、第３図は従来のカウンタ回路を示す
回路図、第４図は第３図の動作説明するためのタイミン
グチャート、第５図、第６図第８図はこの発明の実施例
を示す回路図、第７１図及び第９図はカウンタ回路を構
成するカウンタを示す回路図である。 ７１．７□ｔ７３−７４・・・カウンタ、１０８．１０
□、・】０．・・・キャリー制御回路。 （ＬＳＢ）（ＭＳＢ） 第１図 Ｐ　　Ｒｐ （ＬＳＢ）　　　　　　　　　　　　　（ＭＳＢ）第３
図 ＠４図 易　ｂ　囚 （ｎ−＋） 第６図 第８図

Claims (1)

1. 【特許請求の範囲】 クロック端子と正相及び逆相出力端子を有する複数の２
   値カウンタと、 これらのカウンタの夫々のクロック端子にその出力が加
   えられ、前段のカウンタの前記正相出力及び逆相出力が
   入力されるとともに第１及び第２のクロックが印加され
   る複数のキャリー制御回路と、 このキャリー制御回路に入力される前記カウンタの正相
   及び逆相出力を前記第１、第２のクロックを用いて論理
   処理した信号を次段のキャリー制御回路の入力とし、最
   終段を除いたキャリー制御回路を同一回路構成としたこ
   とを特徴とするカウンタ回路。