JPS6266658A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6266658A JPS6266658A JP60206971A JP20697185A JPS6266658A JP S6266658 A JPS6266658 A JP S6266658A JP 60206971 A JP60206971 A JP 60206971A JP 20697185 A JP20697185 A JP 20697185A JP S6266658 A JPS6266658 A JP S6266658A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/658—Integrated injection logic integrated in combination with analog structures
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は通常のバイポーラリニアトランジスタとI I
L (Integrated Injection
Logic)とを共存させた半導体集積回路装置に関す
る。
L (Integrated Injection
Logic)とを共存させた半導体集積回路装置に関す
る。
(ロ)従来の技術
IILは例えば特公昭55−32025号公報に記載さ
れているように素子間分離を要としない点で高密度化が
可能で、且つ低消費電力動作をする論理素子として注目
され、さらには通常のバイポーラリニアトランジスタと
共に同一チップ上に集積できるという利点を有する。
れているように素子間分離を要としない点で高密度化が
可能で、且つ低消費電力動作をする論理素子として注目
され、さらには通常のバイポーラリニアトランジスタと
共に同一チップ上に集積できるという利点を有する。
第4図は通常のバイポーラリニアトランジスタとIIL
とを共存させた一例を示し、(1)はP型半導体基板、
(2)はN−型エピタキシャル層、(3)は基板(1)
とエピタキシャル層(2)との間に埋込まれたN“型埋
込層、(4)はエピタキシャル□ 1 層(2)を貫通したP+型分離領域、(
5a)及び(5b)1 9.□1□、9.よ、あつ4
1111R’tlJ、[1□第2の島領域である。第1
の島領域(5a)表面には1 P型ベース領
域(6)、N゛型エミッタ領域(7)及び1
N1フレクタコンタクト領域(8)とが形成き1、、
、.1..1oあf[M(5a71゜、7ケ25.オ。
とを共存させた一例を示し、(1)はP型半導体基板、
(2)はN−型エピタキシャル層、(3)は基板(1)
とエピタキシャル層(2)との間に埋込まれたN“型埋
込層、(4)はエピタキシャル□ 1 層(2)を貫通したP+型分離領域、(
5a)及び(5b)1 9.□1□、9.よ、あつ4
1111R’tlJ、[1□第2の島領域である。第1
の島領域(5a)表面には1 P型ベース領
域(6)、N゛型エミッタ領域(7)及び1
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、□
i ′間A″′tニー5’)−7)5’t’;:L
″7′9″ll′gh:、′″°゛6・1°ri 2
(7)lhft4F4.<°゛ゝ40°゛9”″“1*
−?1J−7“5>’);l’1(7)’−一“#(6
) 、:。
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時に形成したP型インジェクタ領域(9)及びP型ベー
ス領域(10)、バイポーラリニアトランジスター
のエミッタ領域(7)と同時に形成したN゛型
コレクタ領域(11)及びN0型エミツタコンタクト領
域(12)とが形成され、インジェクタ領域(9)をエ
ミッタ、第2の島領域(5b)をベース、ベース領域(
10)をコレクタとするラテラルPNP型トランジス゛
タと、第2の島領域(5b)をエミッタ、
ベース領域(10)をベース、コレクタ領域(11)を
コレクタとす゛ る逆方向バーチカルNPN
型トランジスタとでI□ ILを構成している。
ス領域(10)、バイポーラリニアトランジスター
のエミッタ領域(7)と同時に形成したN゛型
コレクタ領域(11)及びN0型エミツタコンタクト領
域(12)とが形成され、インジェクタ領域(9)をエ
ミッタ、第2の島領域(5b)をベース、ベース領域(
10)をコレクタとするラテラルPNP型トランジス゛
タと、第2の島領域(5b)をエミッタ、
ベース領域(10)をベース、コレクタ領域(11)を
コレクタとす゛ る逆方向バーチカルNPN
型トランジスタとでI□ ILを構成している。
ところで、斯る装置においてはリニアトランジスタのベ
ース領域(6)とIILのベース領域(10)、リニア
トランジスタのエミッタ領域(7)とIILのコレクタ
領域(11)とを同時に形成するので、リニアトランジ
スタのhFEとIILの逆βとは同時に制御されること
になる。また、IILは、コレクタ領域(11)の拡散
深さを浅くして逆βを高めるとその耐圧逆VCKO7%
損なわれるという相反する特性を有する。従ってこれら
双方の値が満足し得る範囲を求めると、リニアトランジ
スタのhFEが取り得る範囲がおのずと決定される。
ース領域(6)とIILのベース領域(10)、リニア
トランジスタのエミッタ領域(7)とIILのコレクタ
領域(11)とを同時に形成するので、リニアトランジ
スタのhFEとIILの逆βとは同時に制御されること
になる。また、IILは、コレクタ領域(11)の拡散
深さを浅くして逆βを高めるとその耐圧逆VCKO7%
損なわれるという相反する特性を有する。従ってこれら
双方の値が満足し得る範囲を求めると、リニアトランジ
スタのhFEが取り得る範囲がおのずと決定される。
第5図はり、をコントロールすべき範囲を求めるための
特性図で−ある。同図から明らかな如く、リニアトラン
ジスタのhFEを高くすればIILの逆V。、0は低下
し、逆βは高くなるという特性を有する。ここでIIL
の逆vctoが満足する範囲を図示ABの範囲、同じく
逆βが満足する範囲を図示CDの範囲とすると、逆V
c * oを満足し且つ逆βを満足するリニアトランジ
スタのhygは図示1 XYの範囲に限定き
れる。従って製造工程におい゛。
特性図で−ある。同図から明らかな如く、リニアトラン
ジスタのhFEを高くすればIILの逆V。、0は低下
し、逆βは高くなるという特性を有する。ここでIIL
の逆vctoが満足する範囲を図示ABの範囲、同じく
逆βが満足する範囲を図示CDの範囲とすると、逆V
c * oを満足し且つ逆βを満足するリニアトランジ
スタのhygは図示1 XYの範囲に限定き
れる。従って製造工程におい゛。
、 ては、リニアトランジスタのり。を測定
しながら□。
しながら□。
その値を図示XYの範囲に収めるようにして製造□
きれる。 。
□
′[
5,1(ハ)発明が解決しようとする問題点□1
、 しかしながら、従来の装置ではりニア
トランジ・1゛□ ・・ スタのhFEとIILの逆βとを同時
に制御していミ □ るので、hFEの変化がそのまま逆βの
変化として、 表れてしまう。そのため第5図
から限定されるh、、1 ・・0°″8°−″
範囲”“非常9゛狭<′?″″′も0゛・1
になり、工程変動等のばらつきに敏感で歩留りが、′1 ・□ 安定しないという欠点があった。
トランジ・1゛□ ・・ スタのhFEとIILの逆βとを同時
に制御していミ □ るので、hFEの変化がそのまま逆βの
変化として、 表れてしまう。そのため第5図
から限定されるh、、1 ・・0°″8°−″
範囲”“非常9゛狭<′?″″′も0゛・1
になり、工程変動等のばらつきに敏感で歩留りが、′1 ・□ 安定しないという欠点があった。
□
′、1
.1 (ニ)問題点を解決するための手段□
1 本発明は斯上した欠点に鑑みてなされ、
hF−、・i 、1 コントロール範囲を広くして工程の安定
化が図れり 6□イ。□[ili]il□□9う、
8゜45、−・) 、1 導電型半導体基板と該基板上に形成した
逆導電型: のエピタキシャル層と前記基板表
面に埋込まれた:: 逆導電型の埋込層と前
記エピタキシャル層を分離用 (して形成した第1及び第2の島領域と前記第1の島領
域に形成したベース、エミッタ、コレクタより成る通常
のバイポーラトランジスタと前記第2の島領域に形成し
たラテラルトランジスタと逆方向バーチカルトランジス
タより成るIILとを具備した半導体集積回路装置にお
いて、前記IILは前記バイポーラトランジスタのエミ
ッタと同時に形成した逆導電型のコレクタ領域と前記バ
イポーラトランジスタのベースと同時に形成した一導電
型のインジェクタ領域及び前記コレクタ領域を取り囲む
ように形成したベースコンタクト領域と該ベースコンタ
クト領域より低濃度で少なくとも前記コレクタ領域直下
に形成した前記ベースコンタクト領域より深く且つ前記
埋込層には達しない一導電型のウェル領域とを備え、前
記IILの逆βと前記バイポーラトランジスタのhFI
Iとは独立して制御したことを特徴とする。
hF−、・i 、1 コントロール範囲を広くして工程の安定
化が図れり 6□イ。□[ili]il□□9う、
8゜45、−・) 、1 導電型半導体基板と該基板上に形成した
逆導電型: のエピタキシャル層と前記基板表
面に埋込まれた:: 逆導電型の埋込層と前
記エピタキシャル層を分離用 (して形成した第1及び第2の島領域と前記第1の島領
域に形成したベース、エミッタ、コレクタより成る通常
のバイポーラトランジスタと前記第2の島領域に形成し
たラテラルトランジスタと逆方向バーチカルトランジス
タより成るIILとを具備した半導体集積回路装置にお
いて、前記IILは前記バイポーラトランジスタのエミ
ッタと同時に形成した逆導電型のコレクタ領域と前記バ
イポーラトランジスタのベースと同時に形成した一導電
型のインジェクタ領域及び前記コレクタ領域を取り囲む
ように形成したベースコンタクト領域と該ベースコンタ
クト領域より低濃度で少なくとも前記コレクタ領域直下
に形成した前記ベースコンタクト領域より深く且つ前記
埋込層には達しない一導電型のウェル領域とを備え、前
記IILの逆βと前記バイポーラトランジスタのhFI
Iとは独立して制御したことを特徴とする。
(ネ)作用
本発明によれば、hFEはベース領域(6)とエミッタ
領域(7)とで制御し、逆βはP−型ウェル領域(14
)とコレクタ領域(11)とで制御するので、逆βはh
oの制約を受けずに設定することができ、しかもP−型
ウェル領域(14)は低濃度であるのでベース幅が犬で
も所望の逆βが得られる。ここでエミッタ領域(7)と
コレクタ領域(11)とを同時に形成するのでhF!を
コントロールすべくエミッタ領域(7)の拡散深さを増
減させるとコレクタ領域(11)の拡散深さも変化する
が、実質的なベースであるP−型ウェル領域(14)が
低濃度であることとベース幅が大であるので逆βはほと
んど変化しない。
領域(7)とで制御し、逆βはP−型ウェル領域(14
)とコレクタ領域(11)とで制御するので、逆βはh
oの制約を受けずに設定することができ、しかもP−型
ウェル領域(14)は低濃度であるのでベース幅が犬で
も所望の逆βが得られる。ここでエミッタ領域(7)と
コレクタ領域(11)とを同時に形成するのでhF!を
コントロールすべくエミッタ領域(7)の拡散深さを増
減させるとコレクタ領域(11)の拡散深さも変化する
が、実質的なベースであるP−型ウェル領域(14)が
低濃度であることとベース幅が大であるので逆βはほと
んど変化しない。
(へ)実施例
以下本発明による一実施例を図面を参照しながら詳細に
説明する。
説明する。
第1図は本発明による半導体集積回路を示し、(1)は
P型半導体基板、(2)はN−型エピタキシャル層、(
3)は基板(1)とエピタキシャル層(2)との間に埋
込まれたN++埋込層、(4)はエピタキシャル層(2
)を貫通したP+型分離領域、(5a)及び(5b)は
分離領域(4)により島状に分離された第1及び第2の
島領域である。第1の島領域(5a)表面にはP型ベー
ス領域(6〉、N++エミッタ領域(7)及びNI型コ
レクタコンタクト領域(8)とが形成され、第1の島領
域(5a)をコレクタとし工通常ノN P N型バイポ
ーラトランジスタが構成されている。−実弟2の島領域
(5b)表面には、P型インジェクタ領域(9)、N3
型コレクタ領域(11〉、N+型型底ミッタコンタクト
領域12)、コレクタ領域(11)を取り囲むように形
成したP型ベースコンタクト領域(13)、少なくとも
コレクタ領域(11)直下に形成したP−型ウェル領域
(14〉とが形成され、インジェクタ領域(9)をエミ
ッタ、第2の島領域〈5b)ヲベース、ベースコンタク
トm域(13)及ヒP −型ウェル領域(14)をコレ
クタとするラテラルPNP型トランジスタと、第5の島
領域(5b)をエミッタ、P−型ウェル領域(14)を
ベース、コレクタ領域(11)をコレクタとする逆方向
のNPN型バーチカルトランジスタとでIILを構成し
ている。P−型ウェル領域(14)はベースコンタクト
領域(13)よりやや深く形成し、且つバイポーラトラ
ンジスタの耐圧(Vcxo)を維持するためにエピタキ
シャル層(2〉の厚さを比較的厚くしてP−型ウェル領
域(14)が埋込層(3)に到達しない構造としである
。さらにP−型ウェル領域(14)が実質的に逆方向バ
ーチカルトランジスタのベースとして動作するのでベー
ス幅が犬でも所望の逆βが得られるようにその不純物濃
度を十分に小としである。
P型半導体基板、(2)はN−型エピタキシャル層、(
3)は基板(1)とエピタキシャル層(2)との間に埋
込まれたN++埋込層、(4)はエピタキシャル層(2
)を貫通したP+型分離領域、(5a)及び(5b)は
分離領域(4)により島状に分離された第1及び第2の
島領域である。第1の島領域(5a)表面にはP型ベー
ス領域(6〉、N++エミッタ領域(7)及びNI型コ
レクタコンタクト領域(8)とが形成され、第1の島領
域(5a)をコレクタとし工通常ノN P N型バイポ
ーラトランジスタが構成されている。−実弟2の島領域
(5b)表面には、P型インジェクタ領域(9)、N3
型コレクタ領域(11〉、N+型型底ミッタコンタクト
領域12)、コレクタ領域(11)を取り囲むように形
成したP型ベースコンタクト領域(13)、少なくとも
コレクタ領域(11)直下に形成したP−型ウェル領域
(14〉とが形成され、インジェクタ領域(9)をエミ
ッタ、第2の島領域〈5b)ヲベース、ベースコンタク
トm域(13)及ヒP −型ウェル領域(14)をコレ
クタとするラテラルPNP型トランジスタと、第5の島
領域(5b)をエミッタ、P−型ウェル領域(14)を
ベース、コレクタ領域(11)をコレクタとする逆方向
のNPN型バーチカルトランジスタとでIILを構成し
ている。P−型ウェル領域(14)はベースコンタクト
領域(13)よりやや深く形成し、且つバイポーラトラ
ンジスタの耐圧(Vcxo)を維持するためにエピタキ
シャル層(2〉の厚さを比較的厚くしてP−型ウェル領
域(14)が埋込層(3)に到達しない構造としである
。さらにP−型ウェル領域(14)が実質的に逆方向バ
ーチカルトランジスタのベースとして動作するのでベー
ス幅が犬でも所望の逆βが得られるようにその不純物濃
度を十分に小としである。
次に本発明による半導体集積回路装置の製造方法を説明
する。先ず第2図(イ)に示す如く、予め埋込層(3)
となるべき領域にN型不純物をドープしたN1型ドープ
領域け5)を形成した半導体基板(1〉に気相成長法:
こよりN−型エピタキシャル層(2)を形成し、その表
面のP−型ウェル領域(14)となるべき領域にP型不
純物、例えばボロン(B+)をイオン注入してP−型ド
ープ領域(16)を形成しておく。そしてさらに、エピ
タキシャル層(2)表面の分離領域(4)となるべき領
域にP型不純物をドープしてP+型ドープ領域(17)
を形成する。続いて第2図(ロ)に示す如く、P−型ド
ープ領域(16)とP1型ドープ領域(17)を同時に
熱拡散し、P+型分離領域(4)とP−型ウェル領域(
14)とを形成する。この時ドープしておいた不純物濃
度が異なるので拡散深許に差が生じ、分離領域(4)が
基板(1)に達するまで深く拡散してもP−型ウェル領
域(14)はそれより浅く拡散される。また同時にNo
ドープ領域(14)も上下方向に拡散され、埋込層(
3)が形成される。そして第2図(ハ)に示す如く、選
択拡散にてP型のベース領域り6)、インジェクタ領域
(9)及びベースコンタクト領域(12)を形成した後
、再び選択拡散にてリニアトランジスタのN++エミッ
タ領域(7)、N++コレクタコンタクト領域(8)、
IILのN++コレクタ領域(11)、N+型型底ミッ
タコンタクト領域12)を形成し、各領域上に電極(図
示せず)を配設して終了する。
する。先ず第2図(イ)に示す如く、予め埋込層(3)
となるべき領域にN型不純物をドープしたN1型ドープ
領域け5)を形成した半導体基板(1〉に気相成長法:
こよりN−型エピタキシャル層(2)を形成し、その表
面のP−型ウェル領域(14)となるべき領域にP型不
純物、例えばボロン(B+)をイオン注入してP−型ド
ープ領域(16)を形成しておく。そしてさらに、エピ
タキシャル層(2)表面の分離領域(4)となるべき領
域にP型不純物をドープしてP+型ドープ領域(17)
を形成する。続いて第2図(ロ)に示す如く、P−型ド
ープ領域(16)とP1型ドープ領域(17)を同時に
熱拡散し、P+型分離領域(4)とP−型ウェル領域(
14)とを形成する。この時ドープしておいた不純物濃
度が異なるので拡散深許に差が生じ、分離領域(4)が
基板(1)に達するまで深く拡散してもP−型ウェル領
域(14)はそれより浅く拡散される。また同時にNo
ドープ領域(14)も上下方向に拡散され、埋込層(
3)が形成される。そして第2図(ハ)に示す如く、選
択拡散にてP型のベース領域り6)、インジェクタ領域
(9)及びベースコンタクト領域(12)を形成した後
、再び選択拡散にてリニアトランジスタのN++エミッ
タ領域(7)、N++コレクタコンタクト領域(8)、
IILのN++コレクタ領域(11)、N+型型底ミッ
タコンタクト領域12)を形成し、各領域上に電極(図
示せず)を配設して終了する。
本発明の最も特徴とする点は、P−型ウェル領域(14
)を設けることによりリニアトランジスタのhvtとI
ILの逆βとを独立して制御した点にある。すなわち、
リニアトランジスタのhFEはベース領域(6)とエミ
ッタ領域(7〉とで制御され、IILの逆βはP−型ウ
ェル領域(14)とコレクタ領域(11)により制御さ
れることになる。リニアトランジスタのエミッタ領域(
7)とtILのコレクタ領域(11)とは同時に拡散形
成するが、この時P−型ウエル領域(14)はリニアト
ランジスタのベース領域(6)より充分深いのでIIL
の逆βの変化はきわめて少ない。従ってIILの逆βは
リニアトランジスタのhlの制約を受けずに設定するこ
とができる。しかもP−型ウェル領域(14)は低濃度
であるのでベース幅が大でも高い逆βが得られる。
)を設けることによりリニアトランジスタのhvtとI
ILの逆βとを独立して制御した点にある。すなわち、
リニアトランジスタのhFEはベース領域(6)とエミ
ッタ領域(7〉とで制御され、IILの逆βはP−型ウ
ェル領域(14)とコレクタ領域(11)により制御さ
れることになる。リニアトランジスタのエミッタ領域(
7)とtILのコレクタ領域(11)とは同時に拡散形
成するが、この時P−型ウエル領域(14)はリニアト
ランジスタのベース領域(6)より充分深いのでIIL
の逆βの変化はきわめて少ない。従ってIILの逆βは
リニアトランジスタのhlの制約を受けずに設定するこ
とができる。しかもP−型ウェル領域(14)は低濃度
であるのでベース幅が大でも高い逆βが得られる。
第3図は本発明による装置におけるリニアトランジスタ
のhrmコントロール範囲を求めるための特性図である
。同図から明らかな如く、本発明ではリニアトランジス
タのhFEとIILの逆βとを独立して制御しているの
で、hFEの変化に対してほぼ一定の逆βが得られ、且
つIILの逆VCII。
のhrmコントロール範囲を求めるための特性図である
。同図から明らかな如く、本発明ではリニアトランジス
タのhFEとIILの逆βとを独立して制御しているの
で、hFEの変化に対してほぼ一定の逆βが得られ、且
つIILの逆VCII。
もhFEの変化に対してほぼ一定の値を保っている。従
って従来と同様に逆VC1゜が満足する範囲を図示AB
、逆βが満足する範囲を図示CDとすると、逆v ct
oを満足し且つ逆βを満足する範囲は図示XYの範囲と
従来より極めて広くなる。
って従来と同様に逆VC1゜が満足する範囲を図示AB
、逆βが満足する範囲を図示CDとすると、逆v ct
oを満足し且つ逆βを満足する範囲は図示XYの範囲と
従来より極めて広くなる。
具体的には、従来のり、2コシトロール範囲が150〜
400であったのに対し、本発明によれば60〜800
前後まで使用可能である。
400であったのに対し、本発明によれば60〜800
前後まで使用可能である。
(ト)発明の詳細
な説明した如く、本発明によればIILの特性(逆β、
逆VCt。)を満足するリニアトランジスタのhFEの
範囲が非常に広くなるので、工程変動等によるばらつき
に強く、製造が容易になり、工程が安定するという利点
を有する。
逆VCt。)を満足するリニアトランジスタのhFEの
範囲が非常に広くなるので、工程変動等によるばらつき
に強く、製造が容易になり、工程が安定するという利点
を有する。
第1図及び第2図は本発明を説明するための断面図、第
3図は本発明を説明するための特性図、第4図及び第5
図はそれ−ぞれ従来の装置を説明するための断面図、特
性図である。 主な図番の説明 (1)はP型半導体基板、(3)はN1型埋込層、(5
a)及び(5b)は第1及び第2の島領域、(11)は
N1型コレクタ領域、(13)はP型ベースコンタクト
領域、(14)はP−型ウェル領域である。 ス 琺 第37 O 第5図 日
3図は本発明を説明するための特性図、第4図及び第5
図はそれ−ぞれ従来の装置を説明するための断面図、特
性図である。 主な図番の説明 (1)はP型半導体基板、(3)はN1型埋込層、(5
a)及び(5b)は第1及び第2の島領域、(11)は
N1型コレクタ領域、(13)はP型ベースコンタクト
領域、(14)はP−型ウェル領域である。 ス 琺 第37 O 第5図 日
Claims (1)
- (1)一導電型半導体基板と該基板上に形成した逆導電
型のエピタキシャル層と前記基板表面に埋込まれた逆導
電型の埋込層と前記エピタキシャル層を分離して形成し
た第1及び第2の島領域と前記第1の島領域に形成した
ベース、エミッタ、コレクタより成る通常のバイポーラ
トランジスタと前記第2の島領域に形成したラテラルト
ランジスタと逆方向バーチカルトランジスタより成るI
ILとを具備した半導体集積回路装置において、前記I
ILは前記バイポーラトランジスタのエミッタと同時に
形成した逆導電型のコレクタ領域と前記バイポーラトラ
ンジスタのベースと同時に形成した一導電型のインジェ
クタ領域及び前記コレクタ領域を取り囲むように形成し
たベースコンタクト領域と該ベースコンタクト領域より
低濃度で少なくとも前記コレクタ領域直下に形成した前
記ベースコンタクト領域より深く且つ前記埋込層には達
しない一導電型のウェル領域とを備え、前記バイポーラ
トランジスタのh_F_Eと前記IILの逆βとを独立
して制御したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206971A JPS6266658A (ja) | 1985-09-19 | 1985-09-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206971A JPS6266658A (ja) | 1985-09-19 | 1985-09-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6266658A true JPS6266658A (ja) | 1987-03-26 |
Family
ID=16532033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60206971A Pending JPS6266658A (ja) | 1985-09-19 | 1985-09-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266658A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128953A (en) * | 1981-02-02 | 1982-08-10 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit |
| JPS59141261A (ja) * | 1983-01-31 | 1984-08-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
-
1985
- 1985-09-19 JP JP60206971A patent/JPS6266658A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128953A (en) * | 1981-02-02 | 1982-08-10 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit |
| JPS59141261A (ja) * | 1983-01-31 | 1984-08-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
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