JPS6267854A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体集積回路装置に関し、特にＩＩＬ　（Ｉ
ｎｔｅｇｒａｔｅｄ　　Ｉｎｊｅｃｔｉｏｎ　　Ｌｏｇ
ｉｃ　）と縦型ＰＮＰトランジスタとを共存させた半導
体集積回路装置Ｉｓ　＋ｔｌ井る。

（ロ）従来の技術 ＩＩＬは素子間分離を要としない点で高密度化が可能で
、且つ低消費電力動作をする論理素子として注目され、
さらには通常のバイポーラトランジスタと共に同一チッ
プ上に集積できるという利点を有する。

第３図は例えば特開昭５９−１４１２６１号公報に記載
されている如く、ＩＩＬと縦型ＰＮＰトランジスタとを
共存させた半導体集積回路装置を示し、（１）はＰ型半
導体基板、（２）はＮ−型エピタキシャル層、（３ａ）
及び（３ｂ）は基板（１）とエピタキシャル層（２）と
の間に埋込まれたＮ＋型の第１及び第２の埋込層、（４
ａ）及び（４ｂ）はエピタキシャル層（２）を貫通した
Ｐ＋型の下側分離領域及び上側分離領域、（５ｇ）及び
（５ｂ）は分離領域（４ａ）（４ｂ）により島状に分離
された第１及び第２の島領域である。第１の島領域（５
ａ）には第１の埋込層（３ａ）上に埋込まれたＰ１型の
第３の埋込層（３Ｃ）と、第１の島領域（５ａ）表面か
ら第３の埋込層（３Ｃ）にまで達するＰ４型コレクタ導
出領域（６）と、第１の島領域（５ａ）表面に形成した
Ｐ型エミッタ領域（７）及びＮ”型ベースコンタクト領
域（８）とが形成され、第３の埋込層（３ｃ）をコレク
タ、第１の島領域（５ａ）をベース、エミッタ領域（７
）をエミッタとする縦型ＮＰＮトランジスタが構成され
ている。一方、第２の島領域（５ｂ）にはＰ型インジェ
クタＩｉ域（９）、Ｐ型ベース領域（１０）、Ｎ１型コ
レクタ領域（１１）及びエミッタコンタクト領域（１２
）とが形成され、インジェクタ領域（９）をエミッタ、
第２の島領域（５ｂ）をベース、ベース領域（１０）を
コレクタとするラテラルＰＮＰ型トランジスタと、第２
の島領域（５ｂ）をエミッタ、ベース領域（１０）をベ
ース、コレクタ領域（１１）をコレクタとする逆方向バ
ーチカルＮＰＮ型トランジスタとでＩＩＬが構成されて
いる。

（ハ）発明が解決しようとする問題点 しかしながら、縦型トランジスタはその構造上及び耐圧
（Ｖｃｇｏ）　　を維持するためにエピタキシャル層（
２）を厚くしなければならない。一方ＩＩＬではエピタ
キシャル層（２）を厚くするとベース領域（１０）と第
２の埋込層（５ｂ）との離間距離が増し、エミッタコン
タクト領域（１２）から第２の埋込層（５ｂ）を介して
行なわれる電子の注入効率が悪くなり、回路動作上必要
な逆βが得られなくなる。

従って事実上これら共存は不可能であるという欠点があ
った。

（ニ）問題点を解決するための手段 本発明は斯上した欠点に鑑みてなされ、縦型ＰＮＰトラ
ンジスタとＩＩＬとを共存可能な半導体集積回路装置を
提供することを目的とし、一導電型半導体基板と該基板
上に形成した逆導電型のエピタキシャル層と前記基板表
面に埋込まれた逆導電型の第１、第２の埋込層と該第１
、第２の埋込層を取り囲むように前記エピタキシャル層
を貫通した一導電型の分離領域により島状に分離された
第１、第２の島領域と前記第１の埋込層上に埋込まれた
一導電型の第３の埋込層と前記第１の島領域表面から前
記第３の埋込層にまで達する一導電型のコレクタ導出領
域と前記第１の島領域表面に形成した一導電型のエミッ
タ領域と前記第２の島領域表面に形成した一導電型のイ
ンジェクタ領域及び逆導電型のコレクタ領域と前記コレ
クタ領域を取り囲むように形成した一導電型のベースコ
ンタクト領域と少なくとも前記コレクタ領域直下に形成
した前記一導電型のベースコンタクト領域より深い一導
電型低濃度のウェル領域とを具備したことを特徴とする
。

（＊）作用 本発明によれば、Ｐ−型ウェル領域（１４）と第２の埋
込層（３ｂ）との離間距離が狭いのでエミッタコンタク
ト領域（１２）から第２の埋込層（３ｂ）を介して行な
われる電子の注入効率が良く、またベース幅が広くても
Ｐ−型ウェル領域（１４）は低濃度であるので、高い逆
βが得られる。

（へ）実施例 以下本発明による一実施例を図面を参照しながら詳細に
説明する。

第１図は本発明による半導体集積回路装置を示し、（１
）はＰ型半導体基板、（２）はＮ−型エピタキシャルＬ
　（３ａ）及び（３ｂ）は基板（１）とエピタキシャル
層（２）との間に埋込まれたＮ″″型の第１及び第２の
埋込層、（４ａ）及び（４ｂ）はエピタキシャル層（２
）を貫通したＰ′″型の下側分離領域及び上側分離領域
、（５ａ）及び（５ｂ）は分離領域（４ａ）（４ｂ）に
より島状に分離された第１及び第２の島領域である。第
１の島領域（５ａ）には第１の埋込層（３ａ）上に埋込
まれたＰ′″型の第３の埋込層（３Ｃ）と、第１の島領
域（５ａ）表面から第３の埋込層（３ｃ）にまで達する
Ｐ＋型コレクタ導出領域（６）と、第１の島領域（５ａ
）表面に形成したＰ型エミッタ領域（７）及びＮ１型ベ
ースコンタクト領域（８）とが形成され、第３の埋込層
（３ｃ）をコレクタ、第１の島領域（５ａ）をベース、
エミッタ領域（７）をエミッタとする縦型ＰＮＰ）ラン
ジスタが構成されている。一方、第２の島領域（５ｂ）
にはＰ型インジェクタ領域（９）、Ｎ“型コレクタ領域
（１１）と、コレクタ領域（１１）を取り囲むように形
成したＰ型ベースコンタクト領域（１３〉と、少なくと
もコレクタ領域（１１）直下に形成したベースコンタク
ト領域（１３）より深いＰ−型ウェル領域（１４）とが
形成され、インジェクタ領域（９）をエミッタ、第２の
島領域（５ｂ）をベース、ベースコンタクト領域（１３
）をコレクタとするラテラルＰＮＰ型トランジスタと、
第２の島領域（５ｂ）をエミッタ、Ｐ−型ウェル領域（
１４）を実質的なベース、コレクタ領域（１１）をコレ
クタとする逆方向バーチカルＮＰＮ型トランジスタとで
ＩＩＬが構成されている。

本発明の最も特徴とする点はＰ−型ウェル領域（１４）
にある。Ｐ−型ウェル領域（１４）はベースコンタクト
領域（１３）より深く形成するので、エピタキシャル層
（２）が厚くてもＰ−型ウェル領域（１４）と第２の埋
込層（３ｂ）との離間距離を狭くでき、よってエミッタ
コンタクト領域（１２）から第２の埋込層（３ｂ）を介
して行なわれる電子の注入効率が良く、良好な逆βが得
られる。またＰ−型ウェル領域（１４）は低濃度である
ためにベース幅が広くても高い逆βが得られ、しかもＰ
−型ウェル領域（１４）は後述するようにイオン注入法
にて形成するので高精度に制御でき、またベース幅が広
いのでコレクタ領域（１１）の拡散深さのばらつきが逆
βに影響しに＜＜、安定した逆βが得られる。一方、縦
型ＰＮＰトランジスタではエピタキシャル層（２）の厚
きを充分に厚くできるので所望の耐圧（■。。）が得ら
れる。

以下本発明による半導体集積回路装置の製造方法を述べ
る。

第２図（イ）〜（へ）は斯る製造プロセスの工程断面図
である。

先ず第２図（イ）に示す如く、第１及び第２の埋込層（
３ａ）及び（３ｂ）となるべき基板（１）表面にＮ型不
純物、例えばアンチモン（ｓｂ）をドープしてＮ＋型ド
ープ層（１５ａ）（１５ｂ）を形成する。

次に第２図（ロ）に示す如く、下側分離領域（４ａ）と
なるべき領域にＰ型不純物、例えばボロンをドープし、
同時にＮ０型ドープ１！（１５ａ）の第３の埋込Ｊｉ（
３ｃ）となるべき領域にもドープしてＰ１型ドープ領域
（１５ｃ）（１６）を形成しておく。

その後基板（１）全面に気相成長法を用いてＮ−型のエ
ピタキシャル層（２）を形成する。この時縦型ＰＮＰト
ランジスタの耐圧（Ｖｃｔｏ）を維持するために厚さｔ
−１０ａ前後、比抵抗ρ＝１．５〜２Ω・σ程度とする
。

続いて第２図く二）に示す如く、エピタキシャル層（２
）表面のＰ−型ウェル領域（１４）となるべき領域にイ
オン注入法にてＰ型不純物をドープし、Ｐ−型ドープ、
１（１７）を形成する。この時の加速電圧は８０〜１０
０ＫｅＶ、ドーズ量は１０１３〜１０”ｃｍ−”程度と
し、拡散後は十分に低濃度になるように設定する。また
上側分離領域（４ｂ）及びコレクタ導出領域（６）とな
るべき領域にはＰ９型ドープ層（１８）を形成する。

そして第２図（ホ）に示す如く、所定時間熱処理するこ
とにより各ドープ層を拡散して第１、第２、第３の埋込
層（３ａ）（３ｂ）（３ｃ）、下側及び上側分離領域（
４ａ）及び（４ｂ）、第１及び第２の島領域（５ａ）及
び（５ｂ）、コレクタ導出領域（６）、Ｐ″型ツウエル
領域１４）を形成する。

さらに第２図（へ）に示す如く、Ｐ型不純物を選択拡散
して第１の島領域（５ａ）にはエミッタ領域（７）を、
第２の島領域（５ｂ）にはインジェクタ領域（９）及び
ベースコンタクト領域（１３）を形成し、続いてＮ型不
純物を選択拡散して第１の島領域（５ａ）にはベースコ
ンタクト領域（８）を、第２の島領域（５ｂ）にはコレ
クタ領域（１１）及びエミッタコンタクト領域（１２）
を形成して本発明による装置が製造きれる。

（ト）発明の詳細 な説明した如く、本発明によればエピタキシャル層（２
）を厚くしても高い逆βを有するＩＩＬと縦型ＰＮＰ　
）−ランジスタとを容易に共存できるという利点を有す
る。また本構造では分離領域を上下２段に分割している
ので横方向拡散が抑えられ、パターン面積を縮小できる
という利点も有する。

【図面の簡単な説明】

第１図は本発明を説明するための断面図、第２図（イ）
〜（へ）はその製造工程を説明するための工程断面図、
第３図は従来例を説明するための断面図である。 主な図番の説明 （１）はＰ型半導体基板、（２）はＮ−型エピタキシャ
ル層、（３ａ）（３ｂ）（３ｃ）は第１、第２、第３の
埋込層、（５ａ）（５ｂ）は第１、第２の島領域、（７
）はＰ型ウェル領域、（９）はＰ型インジェクタ領域、
（１１〉はＮ＋型コレクタ領域、（１３）はＰ型ベース
コンタクト領域、（１４）はＰ−型ウェル領域である。

Claims (1)

【特許請求の範囲】
1. （１）一導電型半導体基板と該基板上に形成した逆導電
   型のエピタキシャル層と前記基板表面に埋込まれた逆導
   電型の第１、第２の埋込層と該第１、第２の埋込層を取
   り囲むように前記エピタキシャル層を貫通した一導電型
   の分離領域により島状に分離された第１、第２の島領域
   と前記第１の埋込層上に埋込まれた一導電型の第３の埋
   込層と前記第１の島領域表面から前記第３の埋込層にま
   で達する一導電型のコレクタ導出領域と前記第１の島領
   域表面に形成した一導電型のエミッタ領域と前記第２の
   島領域表面に形成した一導電型のインジェクタ領域及び
   逆導電型のコレクタ領域と前記コレクタ領域を取り囲む
   ように形成した一導電型のベースコンタクト領域と少な
   くとも前記コレクタ領域直下に形成した前記ベースコン
   タクト領域より深い一導電型で低濃度のウェル領域とを
   具備したことを特徴とする半導体集積回路装置。