JPS63293973A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は注入集積論理（ＩＩＬ）半導体装置、特に、外
部ベース構造を有するＩＩＬの微細化・高性能化技術に
関する。

〔従来技術〕

微細化ＩＩＬについては本出願人に係る特開昭５８−７
９７５２公報に記載されており、バイポーラＩＣのリニ
ア回路と共存するＩＩＬにおいてその増幅率（βｉ）を
高くする手段としてＩＩＬの形成されるエピタキシャル
層の表面を削って薄くすることが提案されている。

さらに本出願人によって提起された微細化ＩＩＬ技術で
、寄生抵抗を小さくするために真性ベース型領域領域の
周辺を高濃度のｐ＋型層からなる中抜き構造の外部ベー
スで取り囲むグラフトベース構造がある。第５図はグラ
フトベース構造の工ＩＬ素子のコレクタ・ベース部分の
断面図である。

第７図は同図で示されるＩＩＬの等価回路図である。同
図において、５は外部ベースｐ＋型層、６は真性ベース
ｐ″″型層、７はコレクタｎ＋型層である。

〔発明が解決しようとする問題点〕

これまでのグラフトベース構造では、第５図に示すよう
に外部ベースｐ＋層５とコレクタｎ＋層７との間を離隔
して互いに接触しないことが一つの条件となっていた。

外部ベースｐ”／ｌとコレクタｎ　層か接触した場合、
耐圧が低下すると考えられていたからである。１層５と
ｎ＋層７とはそれぞれマスク工程を経て拡散形成される
が、両者が重ならないようＫするため、マスク合せ余裕
をみて両者の間隔！＝３μｍ程度とる必要があり、この
ため、ゲート面積が大きくなりやすく高集積化が困難で
ある。この看はできるだけ小さくすればよいが、マスク
合せが大きくずれた場合、第６図に示すようにｎ＋層７
の一方側がｐ＋層５と重なり、他方側が大きく開いて実
効コレクタ面積Ｓｃが小さくなり、このためβｉが低下
するという問題がある。

本発明は上記した問題を克服するためになされたもので
あり、その目的とするところは、高性能で高集積化でき
るＩＩＬを提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述および添付図面から明らかになろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、ｎ型半導体基体の一生表面の一部に注入部と
してｐ型層と、これと並んで逆方向ｎｐｎトランジスタ
のベースｐ型層、ベースの表面にコレクタｎ”Ｗ層及び
ベース直下の基体内にエミッタｎ＋型埋込層が形成され
、上記ベースｐ型層はその両側にそって高濃度の外部ベ
ースｐ　型層を有する注入集積論理半導体装置であって
、上記外部ベースｐ”ｆｆｉ層のパターンによって実効
コレクタ面積が決定されるものである。

〔作　用〕

上記した手段によれば、外部ベースｐ＋層とコレクタｎ
＋層との合せ余裕が不要となることにより、高性能で高
集積化したＩＩＬを実現できる。

〔実施例〕

第１−乃至第３図は本発明の一実施例を示すものであっ
て、このうち第１図はＩＩＬの１ユニツトの平面図、第
２図は第１図におけるＡ−Ａ視断面図、第３図は同Ｂ−
Ｂ視断面図である。

１はｐ−型Ｓｉ基板、２はｎ−型エピタキシャルＳｉ層
、３はエミッタとなるｎ　埋込層で図示されない個所か
ら表面にエミッタ電極を取り出すようになっている。

４はインジェクタｐ＋型層である。５は中抜き構造の外
部ベースｐ＋型層、６は真性ベースロー型層である。７
はコレクタとなるｎ　型層である。

ｎ＋型層７０両側部と外部ベースｐ＋型層５の一部とは
相互にオーバーラツプするように形成されている。

上記例から得られる作用効果は下記のごとくである。

（１：　　従来は実効コレクタ面積はコレクタｎ＋層の
パターンによって決定されていたため、外部ベースｐ＋
層との間に拡散パターンのマスク合せ余裕が必要であっ
たが、本実施例では外部ベースｐ＋層とコレクタｎ　層
とがオーバラップすることにより、実効コレクタ面積は
外部ベースの中ぬき部のパターン寸法で決定され、した
がってマスク合せ余裕を考慮する必要がなくなり、ＩＩ
Ｃの極微細化、高集積化が可能となる。たとえば最小加
工寸法Ａｍ１ｎを４μｍ、Ａ層間重ね合せ余裕！。、Ｌ
＝２μｍとすれば、本発明では２０％の面積縮小が可能
であり、約２５％の集積度向上が可能となる。

＋２１１ＩＬにおける逆トランジスタの増幅率βｉは、
コレクタ面積Ｓｃと真性ベース面積ＳＢとの比Ｓ　ｃ　
／　Ｓ　Ｒに比例する。本実施例ではＳｃは一定であり
、ＳＢは小さく形成することができることによりβｉは
向上する。さらにβｉを決定するＳｃ及びベース幅ＷＢ
が従来ではｐ＋層とｎ＋層の加工寸法で規定されていた
が、本実施例ではｐ＋層の寸法は１つに固定されマスク
誤差でばらつくこともない。しかも設計によって簡単に
制御できることにより高精度のＩＩＬを形成することが
できる。

本発明によればβｉを約２０％〜５０％増加することか
可能である。％に高集積・微細化ＩＩＬはβｉを大きく
することが困難であるので、このβｉの増加は製造マー
ジンの拡大をもたらす。又、微細化できることにより、
チップサイズを小さくし、歩留を向上し、ならびにコス
ト節減が可能となった。

（３）　　従来のＩＩＬにおいてはｐ層層とｎ”５との
接触によるコレクタ・ベース耐電圧ＢＹＣＢＯの低下を
重視していた。実際に本実施例の構造ではｐ層とｎ＋層
の重なり合いによりＢｖｃＢｏは６■から５■程度へ低
下する。しかし、ＩＩＬ回路においてはＢ　ＶＣＥＯ≧
０．７ｖであり、マージンをみても／■以上の耐圧があ
れば使用上問題はない。

第４図はＩＩＬにおけるβｉとＢ　ＹＣＥＯの相関を示
している。従来のＩＩＬは実線で示すようにベースのパ
ンチスルー耐圧によってＢｖｃＥｏが低下し、製造上の
βｉの上限を規定している。しかし、本発明では同図の
破線で示すようにダとｎ＋液接触よる耐圧低下がある程
度（△■）あるが、βｉが向上することにより、パンチ
スルーが起りにくくなり、実効的には高βｉ領域での耐
圧が向上し製造マージンが拡大する。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。

本発明はＩＩＬの共存するＡ／Ｄ　ＬＳＩに適用した場
合に最も効果がある。本発明は上記以外にＡ／Ｄ　Ｌ　
Ｓ　Ｉ一般に利用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、高性能で高集積化したＩＩＬの提供が可能と
なる。

【図面の簡単な説明】

第１図乃至第３図は本発明の一実施例を示し、このうち
第１図はＩＩＬの１セルの平面図、第２図は第１図にお
けるＡ−Ａ断面図、第３図は同Ｂ−Ｂ断面図である。 第４図は本発明と従来のＩＩＬにおけるβｉと１３ｖｃ
ｇｏの相関を示す曲線図である。 第５図及び第６図は従来のＩＩＬの断面図である。 第７図はＩＩＬの等価回路図である。 ｌ・・・ｐ−Ｐｓｉ基板、２・・・エピタキシャルｎ−
型Ｓｉ層、３・・・ｎ”Ｗ埋込層、４・・・インジェク
タｐ＋層、５・・・外部ベースｐ＋層、６・・・真性ベ
ースｐ″″屑、７・・・コレクタｎ十型層。 代理人　弁理士　　小　川　勝　男 第　　１　　図 第　　２　　図 第　　３　　図 第　　４　　図 第　　５　　図 第　　７　　図 ／ＮＪ

Claims (1)

1. 【特許請求の範囲】 １、素子形成領域がｎ型である半導体基体の一主表面の
   一部に注入部となるｐ型層と、これと並んで逆方向ｎｐ
   ｎトランジスタのベースｐ型層、ベースの表面にコレク
   タｎ＾＋型層及びベース直下にエミッタｎ＾＋型埋込層
   とが形成され、上記ベースｐ型層はその両側にそって高
   濃度の外部ベースｐ＾＋型層を有する注入集積論理半導
   体装置であって、上記外部ベースｐ＾＋型層のパターン
   によって実効コレクタ面積が決定されることを特徴とす
   る半導体装置。 ２、上記コレクタｎ＾＋型領域の両側部は上記外部ベー
   スｐ＾＋型層の一部と重なり合う特許請求の範囲第１項
   に記載の半導体装置。