JPS6266680A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に関し、特に浮遊ゲー
トと制御ゲートとを備え情報の再書換え可能な読み出し
専用半導体メモリ（ＥＰＲＯＭ：Ｅ　ｒａｓａｂｌｅ　
Ｐｒｏａｒａａ＋＋ａａｂｌｅ　Ｒｅａｄ　Ｑｎｌｙ　
Ｍｅｍｏｒｙ　）のメモリセルとＭＯＳトランジスタが
共存された半導体装置の製造方法に係わる。

〔発明の技術的背景〕

ＥＰＲＯＭに使用されるメモリセルとしては、従来、第
１０図の断面図に示すような構成のものが知られている
。図中の１はｐ型のシリコン単結晶基板、２はフィール
ド絶縁膜、３．４は前記基板１の表面領域に互いに分離
して設けられるｎ１型のソース、ドレイン領域、５はゲ
ート絶縁膜、６は前記ゲート絶縁膜５上に設けられる浮
遊ゲート電極、７はこの浮遊ゲート電極６上に設けられ
る絶縁膜、８はこの絶縁膜７上にさらに設けられる制御
ゲートＮ極、９はソースＮ極、１０はドレイン電極、１
１は絶縁膜である。

このような構成のメモリセルにおいて、ドレイン電極１
０及び制御ゲート電極８に共に高電圧たとえば＋２０Ｖ
以上を印加することによりソース領域３からドレイン領
域４に向かって流れるエレクトロンにより、トレイン領
域４の近傍でインパクトアイオニゼーション（アバラン
シェ）現象を起こさせる。この時に発生するエレクトロ
ン、ホール対のうちの一部のエレクトロンがゲート絶縁
［１５を通して浮遊ゲート電極６に注入されてトラップ
される。この操作を情報の書込みと称し、情報が書込ま
れた状態では浮遊ゲート電極６にエレクトロンがトラッ
プされているため、閾値電圧ＶＴＲは高い状態になり、
読み出し電圧を制御ゲート電極３に印加してもこのメモ
リセルはオンしない。また、情報が書込まれていない状
態、即ち浮遊ゲート電極６にエレクトロンがトラップさ
れていない状態では閾値電圧ＶＴＲは低いままであり、
この時には容易にオンする。こうしたメモリセルでは、
情報の書込まれた状態と」込まれていない状態とを区別
することができる。また、一度口込まれた情報は、紫外
線を照射することによって消去することができ、情報滌
去後は情報の再書込みが可能である。

〔背景技術の問題点〕

ところで、現在の半導体装置の分野では素子の微細加工
技術には目覚ましいものがあり、特にスイッチングスピ
ードの改善の観点から、チャンネル長の縮小化が推し進
められている。このような傾向は、ＥＰＲＯＭの分野で
も例外ではなく、各メモリセルのチャンネル長は益々縮
小化される反面、特性の点で問題が発生している。即ち
、チャンネル長が減少するにつれ、ソース、ドレイン間
に印加される電圧（電位差）によりチャンネル領域内に
生じる電界が強くなる。このため、ＥＰＲＯＭの読み出
しに用いられるような比較的低い電圧（＋５Ｖ程度）の
ドレイン電圧及びゲート電圧を印加した場合でも、ソー
ス領域からドレイン領域に向って流れるエレクトロンは
充分加速され、ドレイン領域近傍のチャンネル領域で前
述したようなインパクトアイオニゼーションを起こし得
るエネルギーを持つようになる。従って、高集積化され
てチャンネル長の短くなったＥＰＲＯＭでは、情報の読
み出しを行なっている際に、本来、情報が１込まれてい
ないメモリセルの浮遊ゲート電極にもエレクトロンがト
ラップされて、遂には情報が書込まれた時と同様の状態
になってしまう結果が発生する。このような現象を通常
、情報の誤書込みと称し、第１０図に示す構成のメモリ
セルを高集積化した場合、誤書込みの発生は電源電圧を
低下しない限り防止できない。しかしながら、電源電圧
を低下させると、メモリセルからの情報読み出しスピー
ドが低下してしまう。

〔発明の目的〕

本発明は、スイッチング速度が速く、かつ情報の誤書込
みが生じ難く、しかも情報書込み時に印加すべき書込み
電圧の値の低減化を図ることができるＥＰＲＯＭセルと
、チャンネル長の減少による閾値電圧の変動や信頼性を
改善したＭＯＳトランジスタとを備えた半導体装置の製
造方法を提供しようとするものである。

〔発明の概要〕

本発明は、第一導電型の半導体基体の表面一部に、絶縁
膜を介して少なくとも２つ以上のゲート電極を形成する
工程と、これらゲート電極の周囲に絶縁膜を形成する工
程と、全面を導電性物質膜で被覆する工程と、この導電
性物質膜を異方性エツチング法によりエツチングして前
記各ゲート電極の側面に導電性物質膜を残存させる工程
と、前記ゲート電極及び残存導電性物質膜をマスクとし
て比較的高濃度の第二導電型を与える不純物を前記半導
体基体の表面にドーピングする工程と、前記残存導電性
物質膜の一部残してその他の物質膜をエツチング除去す
る工程と、比較的低濁度の第二導電型のを与える不純物
を前記半導体基体の表面にドーピングする工程とを具備
したことを特徴とするものである。かかる本発明によれ
ば、既述の如くスイッチング速度が速く、かつ情報の誤
書込みが生じ難く、しかも情報書込み時に印加すべき書
込み電圧の値の低減化を図ることができるＥＰＲＯＭセ
ルと、チャンネル長の減少による閾ｌｉｉ′Ｒ圧の変動
や信頼性を改善したＭＯＳトランジスタとを喝えた半導
体装置を得ることができる。

〔発明の実施例〕

以下、本発明の実施例を第１図〜第８図及び第９図に示
す製造工程を参照して詳細に説明する。

なお、第１図（ａ）〜第８図（ａ）はＥＰＲＯＭのメモ
リセル部の断面図、第１図（ｂ）〜第８図（ｂ）はＭＯ
Ｓトランジスタ部を示す断面図である。

まず、ｐ型シリコン基板１０１を選択酸化して駒基板１
０１の表面を島状に分離するためのフィールド酸化膜１
０２を形成した後、　９００）１０００℃の酸化雰囲気
中で熱酸化して島状の基板１０１表面に厚さ２５０人程
程度酸化！１１１０３を形成した。つづいて、全面にＬ
ＰＣＶＤ法により厚さ３０００人のｎ型又はｎ型不純物
をドープした多結晶シリコン膜を堆積し、これをバター
ニングして多結晶シリコンからなる制御ゲート電極１０
４ａ、ゲート電極１０４ｂを形成したく第１図図示）。

次いで、９００〜１０００℃の酸化雰囲気中で熱酸化し
多結晶シリコンからなる制御ゲート電極１０４８、ゲー
ト電極１０４ｂの周囲に厚さ５００人の酸化ｊｌ１０５
を成長さ・せた後、再び全面にＬＰＣＶＤ法により厚さ
３５００人のｎ型又はｎ型不純物をドープした多結晶シ
リコン１１１０６を堆積させたく第２図図示）。つづい
て、異方性エツチング法、例えばリアクティブイオンエ
ツチング法（ＲＩＥ法）を用いて多結晶シリコン１１１
０６をその膜厚弁エツチング除去した。この時、制ｍ”
ｙ’−上電極１０４ａ、ゲート電ｔｉ１０４ｂ（７）周
囲は実効的に高さ方向の膜厚が厚いため、その周囲に多
結晶シリコン１０６′が残存した（第３図図示）。

次いで、フィールド酸化１１０２、制御ゲート電極１０
４ａ、ゲート電極１０４ｂ及び残存多結晶シリコン１０
６−をマスクとしてｎ型不純物、例えば砒素を打込みエ
ネルギー５０ｋｅＶ、ドーズ量１Ｘ１０”ａ４の条件で
ｐ型シリコン基板１０１表面にイオン注入した（第４図
図示）。つづいて、写真蝕刻法により形成したフォトレ
ジス１−パターン１０７をマスクとして残存多結晶シリ
コン１０６′を選択的にエツチング除去し、制御ゲート
電極１０４ａの片側で、かつ素子部周辺にのみ位置する
浮遊ゲート電極１０８を形成した（第５図図示）。

次いで、フォトレジストパターン１０７を除去した後、
フィールド酸化ｌ１１０２、制御ゲート電極１０４ａ、
ゲー電極１０４ｂ及び浮遊ゲート電極１０８をマスクと
してｎ型不純物、例えばリンを打込みエネルギー６０ｋ
ｅＶ、ドーズｌｌＸ１０１２ｃｍ′２の条件でシリコン
基板１０１表面にイオン注入した（第６図図示）。つづ
いて、９００〜１０００℃の酸化雰囲気中で熱酸化し、
浮遊ゲートＮ極１０８の周囲に厚さ５００人の酸化膜１
０９を成長させた。この時、第４図及び第６図の工程イ
オン注入された砒素及びリンを活性化され、ｐ型シリコ
ン基板１０１表面にｎ型不純物拡散層１１０〜１１３が
形成された。ここで、第４図及び第６図の工程により砒
素がイオン注入された部分は、その打込みドーズ伍が多
量であるため、高濃度拡散層１１０．１１１１．１１２
１．１１３１が形成され、リンのみがイオン注入された
部分は、その打込みドーズ量が比較的少量であるため、
低濃度拡散層１１１２．１１２２．１１３２が形成され
た（第７図図示）、つづいて、全面にＣＶＤ法によりＳ
ｉＯ２膜１１４を堆積し、コンタクトホール１１５を開
孔した後、へ２膜の蒸着、パターニングを行ってＡＪ２
電橿１１６〜１１９を形成し、ＥＰＲＯＭのメモリセル
及びＭＯＳトランジスタを製造したく第８図及び第９図
図示）。

なお、第９図は第８図の平面図である。

しかして、本発明によれば第８図及び第９図に示すよう
にフィールド酸化膜１０２で分離されたｐ型シリコン基
板１０１の島状領域表面にソース又はドレイン領域とな
るｎ型拡散領域１１０．１１１が互いに分離して設けら
れ、これらｎ型拡散領域１１０，１１１の間の基板１０
１領域（チャンネル領域）上にゲート酸化！！！１０３
を介して制御ゲート電極１０４ａ、浮遊ゲート電極１０
８を設けると共に、これらｔＩＩｌｌＩＩゲート電極１
０４ａと浮遊ゲート電極１０８の間に酸化膜１０５を介
在して互いに絶縁した構造のＥＰＲＯＭのメモリセルを
備えた半導体装置を得ることができる。

このような構成のメモリセルにおいて、情報の書込みを
行う場合には一方のｎ型拡散領域１１０をドレイン領域
、他方のｎ型拡散領域１１１をソース領域として使用す
る。即ち、電極１１６をドレイン電極、電極１１７をソ
ース電極とし、ドレイン電極１１６及び制御ゲート電極
１０４ａの両方に高電圧を印加する。この時、チャンネ
ル領域における電位はソース領域、つまりｎ型拡散領域
１１１の電位と等しいか、もしくは極めて近い値の電位
となるため、ソース、ドレイン間の電界は集中的にドレ
イン領域、つまりｎ型拡散領域１１０近傍のチャンネル
領域で強くなり１．この部分でインパクトアイオニゼー
ションによるホットキャリア（エレクトロン、ホール対
）の発生及び浮遊ゲート電極１０８へのエレクトロンの
注入が゛起こる。その結果、情報の書込みが行なわれる
。

一方、情報の読み出しを行う場合には、情報書込み時と
は逆に一方のｎｊｌ拡慇拡酸領域１１０−ス領域、他方
のｎ型拡散領域１１１をドレイン領域として使用する。

即ち、電極１１６をソース電極、電極１１７をドレイン
電極とし、ソース、ドレイン間に適当な電位差（例えば
５Ｖ）を印加した上で制御ゲート電極１０４ａに適当な
電圧（例えば＋５Ｖ）を印加して情報の書込まれたセル
と他のセルの特性の変化、例えば閾値電圧■τＨを調べ
ることにより情報が読み出される。この場合についても
、ソース、ドレイン間の電界は集中的にドレイン領域、
つまりｎ型拡散領域１１１近傍で強くなるため、この部
分でホットキャリアの発生が起こる場合がある。しかし
ながら、かかる場合にはホットキャリアの発生する部分
の近傍に浮遊ゲート電極が存在しないため、発生したキ
ャリアは浮遊ゲート電極１０８に注入されず、その結果
情報の誤書込みを防止することができる。

ＥＰＲＯＭのメモリセルは、上述したように情報読み出
し時に誤書込みの起こる恐れがないため、チャンネル長
を充分に短くすることができる。そ°の結果、情報書込
み時の書込み効率が高められるので、情報書込み時に印
加すべきドレイン電圧。

制御ゲート電極の電圧等の書込み電圧の値を従来よりも
低減化することが可能となる。例えば、情報書込み時に
印加する電圧と、情報読み出し時に使用する電圧を共に
５Ｖ程度とすることが可能となる。

また、第８図及び第９図に示すように同一チップ上にＥ
ＰＲＯＭのメモリセルと浮遊ゲート電極１０８の存在し
ない通常のＭｏＳトランジスタを同時に製造できる。し
かも、ＥＰＲＯＭのメモリセル（第８図（ａ）図示）に
おいては、浮遊ゲート電極１０８が存在ない側のｎ型拡
散層１１１はチャンネル領域近傍が低濃度拡散層１１ｂ
として形成されている。一方、ＭＯＳトランジスタ（第
８図（ｂ）図示）についてはソース、ドレイン領域とな
るｎ型拡散層１１２及び１１３のチャンネル領域近傍が
低濃度拡散層１１２ｂ、１１３ｂとして形成されている
。こうした構成にすることによって、チャンネル長の減
少による同値電圧の変動や信頼性を改善できる。

即ち、チャンネル長が減少するに伴ってチャンネル領域
の閾値電圧が浅くなる、いわゆるショートチャンネル効
果が生じる。

また、チャンネル長が減少するに伴って、ソース、ドレ
イン間に印加される電圧によりチャンネル領域に生じる
電界が強くなり、その結果チャンネルｉｌｌによりイン
パクトアイオニゼーションの起こる確率が大となる。イ
ンパクトアイオニゼーションにより発生したエレクトロ
ン又はホールの一部は、半導体基板とゲート絶縁膜の間
りエネルギー障壁を越えてゲート絶縁膜中に飛込み、ゲ
ート電極に流れ出してゲート電流を生じるが、その一部
はゲート絶縁膜にトラップされて留まり、トランジスタ
の閾値電圧を変動させ、或いはチャンネルコンダクタン
スを変化させる等、トランジスタの動作特性を変化させ
、デバイスの信頼性を損う大きな原因となる。

本発明の半導体装置は、既述の如くチャンネル領域に接
する部分のソース、ドレイン領域に低濃度の拡散層１１
１ｂ、１１２ｂ、１１３ｂが存在するため、ソース、ド
レイン間に印加される電圧の一部を前記低濃度拡散層１
１１ｂ、１１２ｂ、１１３ｂで受は持つことができ、特
にトレイン領域近傍のチャンネル領域に集中してい電界
を弱めることができる。

従って、本発明によれば書込み効率に優れ、かつ誤書込
みのないＥＰＲＯＭのメモリセルと、周辺回路を構成す
る信頼性の高いＭＯＳトランジスタとを備えた半導体装
置を簡単な工程により製造できる。

なお、上記実施例においてはＥＰＲＯＭのメモリセルに
おける浮遊ゲート電極の存在しない側のｎ型拡散層及び
トランジスタのソース側についてもそれらのチャンネル
領域近傍に低濃度拡散層を形成した。通常の場合、これ
ら低濃度拡散層の存在はデバイス動作に対して大きな障
害とはならないが、ソース、ドレイン間に直列接続され
た抵抗としてはたせくため、実効的にソース、ドレイン
間に印加される電圧を低下させ、例えば書込み効率を低
下させること等で競る。このような場合には、第４図の
工程の前に低濃度拡散層を形成したくない部分の残存多
結晶シリコン１０６′を、予め除去しておくことにより
低濃度拡散層の形成を阻止できる。かかる手段を採用し
ても、イオン注入された砒素とリンとの熱拡散係数の違
いにより砒素により形成された高濃度拡散層が形成され
る場合がある。この現象を防止するためには、第４図の
高濃度不純物のイオン注入工程から第６図の低濃度不純
物イオン注入工程の間に充分な熱処理を行なって、砒素
イオンを活性化させると共に、高濃度拡散層を形成し、
第６図以降の熱処理に伴うリンイオンの拡散が前記高濃
度拡散層内に収まるようにすればよい。

上記実施例ではメモリセルとしてｎチャンネルの場合に
ついて説明したが、これに限定されず、ｐチャンネルの
ものでも同様の効果を得ることができる。

〔発明の効果〕

以上詳述した如く、本発明によればスイッチング速度が
速く、かつ情報の誤書込みが生じ雌く、しかも情報書込
み時に印加すべき書込み電圧の値の低減化を図ることが
できるＥＰＲＯＭセルと、チャンネル長の減少による閾
値電圧の変動や信頼性を改善したＭＯＳトランジスタと
が同一チップ上に共存された半導体装置を簡単な工程に
より製造し得る方法を提供できる。

【図面の簡単な説明】

第１図〜第８図は本発明の実施例における半導体装置の
製造工程を示す断面図、第９図は第８図の平面図、第１
０図は従来のＥＰＲＯＭのメモリセルを示す断面図であ
る。 １０１・・・ｐ型シリコン基板、１０３・・・ゲート酸
化膜、１０４ａ・・・制御ゲート電極、１０４ｂ・・・
ゲート電極、１０５・・・酸化膜、１０８・・・浮遊ゲ
ートＮ極、１１０〜１１３・・・ｎ型拡散層、１１６〜
１１９・・・Ａ２電極。 出願人代理人　弁理士　　鈴江武彦 （ａ）（ｂ） ＝３９２ 万１０囚

Claims (1)

【特許請求の範囲】
1. 第一導電型の半導体基体の表面一部に、絶縁膜を介して
   少なくとも２つ以上のゲート電極を形成する工程と、こ
   れらゲート電極の周囲に絶縁膜を形成する工程と、全面
   を導電性物質膜で被覆する工程と、この導電性物質膜を
   異方性エッチング法によりエッチングして前記各ゲート
   電極の側面に導電性物質膜を残存させる工程と、前記ゲ
   ート電極及び残存導電性物質膜をマスクとして比較的高
   濃度の第二導電型を与える不純物を前記半導体基体の表
   面にドーピングする工程と、前記残存導電性物質膜の一
   部残してその他の物質膜をエッチング除去する工程と、
   比較的低濃度の第二導電型のを与える不純物を前記半導
   体基体の表面にドーピングする工程とを具備したことを
   特徴とする半導体装置の製造方法。