JPS6314540B2 - - Google Patents
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- Publication number
- JPS6314540B2 JPS6314540B2 JP54069172A JP6917279A JPS6314540B2 JP S6314540 B2 JPS6314540 B2 JP S6314540B2 JP 54069172 A JP54069172 A JP 54069172A JP 6917279 A JP6917279 A JP 6917279A JP S6314540 B2 JPS6314540 B2 JP S6314540B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse signal
- code
- inverter
- flip
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/22—Repeaters for converting two wires to four wires; Repeaters for converting single current to double current
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明はNRZ（Non Return to Zero）符号の
パルス信号をRZ（Return to Zero）符号のパル
ス信号に変換する符号変換回路に関する。
パルス信号をRZ（Return to Zero）符号のパル
ス信号に変換する符号変換回路に関する。
データ伝送では、しばしばNRZ符号のパルス
信号をRZ符号のパルス信号に変換することが必
要となるが、この変換の際、論理回路の動作を誤
らせる原因となる雑音、いわゆるひげ等を発生さ
せないように処理することが重要である。
信号をRZ符号のパルス信号に変換することが必
要となるが、この変換の際、論理回路の動作を誤
らせる原因となる雑音、いわゆるひげ等を発生さ
せないように処理することが重要である。
従来、NRZ符号からRZ符号への符号変換回路
として、NRZ符号のパルス信号を一定のクロツ
ク信号によりサンプリングしてNRZ符号のパル
ス信号にする符号変換回路があつた。しかし、こ
のような符号変換回路は、入力されるパルス信号
にジツタ、ドリフト等があると、出力するパルス
信号に前述のような雑音が発生する欠点があつ
た。
として、NRZ符号のパルス信号を一定のクロツ
ク信号によりサンプリングしてNRZ符号のパル
ス信号にする符号変換回路があつた。しかし、こ
のような符号変換回路は、入力されるパルス信号
にジツタ、ドリフト等があると、出力するパルス
信号に前述のような雑音が発生する欠点があつ
た。
本発明は、上記のような従来のものの欠点を除
去するためになされたもので、入力されるNRZ
符号のパルス信号をクロツク信号によりサンプリ
ングして記憶する回路、例えばフリツプ・フロツ
プに供給し、フリツプ・フロツプの出力を更にゲ
ート回路、例えばナンド・ゲートに供給して前記
クロツク信号によるサンプリングを行うことによ
り、雑音のまつたくないRZ符号のパルス信号を
得ることができる符号変換回路を提供することを
目的とする。
去するためになされたもので、入力されるNRZ
符号のパルス信号をクロツク信号によりサンプリ
ングして記憶する回路、例えばフリツプ・フロツ
プに供給し、フリツプ・フロツプの出力を更にゲ
ート回路、例えばナンド・ゲートに供給して前記
クロツク信号によるサンプリングを行うことによ
り、雑音のまつたくないRZ符号のパルス信号を
得ることができる符号変換回路を提供することを
目的とする。
以下、本発明の一実施例を図について説明す
る。第１図に示す本発明の回路図において、フリ
ツプ・フロツプ１のデータ入力端子ＤにはNRZ
符号のパルス信号ａが入力され、またそのクロツ
ク入力端子Ｔにはクロツク信号ｂがインバータ２
を介して入力される。ここで、インバータ２から
出力されるクロツク信号をｃで示す。フリツプ・
フロツプ１のＱ出力のパルス信号ｄ及びクロツク
信号ｂはナンド・ゲート３に入力されており、両
者の論理積出力はインバータ４を介し、RZ符号
のパルス信号ｅとして出力される。
る。第１図に示す本発明の回路図において、フリ
ツプ・フロツプ１のデータ入力端子ＤにはNRZ
符号のパルス信号ａが入力され、またそのクロツ
ク入力端子Ｔにはクロツク信号ｂがインバータ２
を介して入力される。ここで、インバータ２から
出力されるクロツク信号をｃで示す。フリツプ・
フロツプ１のＱ出力のパルス信号ｄ及びクロツク
信号ｂはナンド・ゲート３に入力されており、両
者の論理積出力はインバータ４を介し、RZ符号
のパルス信号ｅとして出力される。
第２図は第１図の動作を説明するタイミング図
である。第２図において、パルス信号ａは、1010
のデータとからなり、これと同期したクロツク信
号ｂをインバータ２により反転したクロツク信号
ｃによりサンプリングされる形でフリツプ・フロ
ツプ１に入力される。これにより、フリツプ・フ
ロツプ１は、Ｑ出力端子にパルス信号ｄを出力さ
せる。図示のように、クロツク信号ｂ，ｃ間には
遅延t1が存在し、またクロツク信号ｃとパルス信
号ａ間には遅延t2が存在する。つまり、インバー
タ２及びフリツプ・フロツプ１等の論理素子を用
いた場合に必ず生ずる動作遅延時間t1，t2を有効
に利用することにより、雑音原因を除去しようと
するものである。そして、パルス信号ｄは、ナン
ドゲート３の機能に従い、クロツク信号ｂでもつ
てサンプリングされ、インバータ４の出力端子か
らパルス信号ｅとなつて出力される。NRZ符号
のパルス信号ａは、結局、クロツク信号ｂによ
り、その半サイクル相当の遅延をもつてRZ符号
のパルス信号ｅに符号変換されることになる。
である。第２図において、パルス信号ａは、1010
のデータとからなり、これと同期したクロツク信
号ｂをインバータ２により反転したクロツク信号
ｃによりサンプリングされる形でフリツプ・フロ
ツプ１に入力される。これにより、フリツプ・フ
ロツプ１は、Ｑ出力端子にパルス信号ｄを出力さ
せる。図示のように、クロツク信号ｂ，ｃ間には
遅延t1が存在し、またクロツク信号ｃとパルス信
号ａ間には遅延t2が存在する。つまり、インバー
タ２及びフリツプ・フロツプ１等の論理素子を用
いた場合に必ず生ずる動作遅延時間t1，t2を有効
に利用することにより、雑音原因を除去しようと
するものである。そして、パルス信号ｄは、ナン
ドゲート３の機能に従い、クロツク信号ｂでもつ
てサンプリングされ、インバータ４の出力端子か
らパルス信号ｅとなつて出力される。NRZ符号
のパルス信号ａは、結局、クロツク信号ｂによ
り、その半サイクル相当の遅延をもつてRZ符号
のパルス信号ｅに符号変換されることになる。
なお、ナンド・ゲート３の代りに、アンド・ゲ
ートを用いれば、インバータ４は不必要となる。
ートを用いれば、インバータ４は不必要となる。
以上のように、本発明によれば、簡単な論理素
子を用いることによつて、品質の良い符号変換が
でき、PCM中継器等に適用してその信頼性を高
めることができる。
子を用いることによつて、品質の良い符号変換が
でき、PCM中継器等に適用してその信頼性を高
めることができる。
第１図は本発明の符号変換回路の一実施例を示
す回路図、第２図は第１図に示す符号変換回路の
動作を示すタイミング図である。 １……フリツプ・フロツプ、２，４……インバ
ータ、３……ナンド・ゲート。
す回路図、第２図は第１図に示す符号変換回路の
動作を示すタイミング図である。 １……フリツプ・フロツプ、２，４……インバ
ータ、３……ナンド・ゲート。
Claims (1)
- １ NRZ符号のパルス信号用Ｄ入力端子、及び
インバータを介して入力されるクロツクパルス信
号用入力端子を有するＤフリツプフロツプ回路
と、上記Ｄフリツプフロツプ回路の出力側に接続
された一方の入力端子、及び上記インバータの入
力側に接続された他方の入力端子を有するゲート
回路とから成る符号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6917279A JPS55159660A (en) | 1979-05-30 | 1979-05-30 | Code conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6917279A JPS55159660A (en) | 1979-05-30 | 1979-05-30 | Code conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55159660A JPS55159660A (en) | 1980-12-11 |
| JPS6314540B2 true JPS6314540B2 (ja) | 1988-03-31 |
Family
ID=13395026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6917279A Granted JPS55159660A (en) | 1979-05-30 | 1979-05-30 | Code conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55159660A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4685883B2 (ja) * | 2006-01-12 | 2011-05-18 | 富士通株式会社 | 半導体回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB976310A (en) * | 1961-12-20 | 1964-11-25 | Gen Electric Co Ltd | Improvements in or relating to electric gating circuits |
| JPS53149706A (en) * | 1977-06-02 | 1978-12-27 | Nec Corp | Serial data transfer system on timing clock control system |
-
1979
- 1979-05-30 JP JP6917279A patent/JPS55159660A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55159660A (en) | 1980-12-11 |
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