JPS6267663A

JPS6267663A - 情報処理システム

Info

Publication number: JPS6267663A
Application number: JP60206275A
Authority: JP
Inventors: Yutaka Udagawa; 宇田川　豊
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1985-09-20
Filing date: 1985-09-20
Publication date: 1987-03-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は情報処理システムに関し、例えばマイクロプロ
セッサ応用機器の誤動作を検知する情報処理システムに
関するものである。

［従来の技術］従来、複数のプロセッサを備えたシステムにおいては、
個々のプロセッサが専用の誤動作検知回路を持ち、誤動
作に対応する制御を行っていた為使用するプロセッサの
個数分だけ誤動作検知回路を必要としていた。

［発明が解決しようとする問題点」この為、誤動作検知回路が多くなり、またコストも高く
なるという欠点があった。

し問題点を解決するための手段」本発明は上述従来技術の問題点を除去し、簡単な構成で
複数のプロセッサの誤動作を検知することを可能とし、
例えばマイクロプロセッサ応用機器に応用することによ
り簡単な構成で信頼性の向上を図ることを目的とし、こ
の問題を解決する一手段として、例えば第１図に示す実
施例のブロック図は、各プロセッサに所定の間隔で割込
み信号を出力するタイマと各マイクロプロセッサを一度
にリセットするリセット回路とを備える。

し作用］かかる第１図の構成において、各プロセッサが自身のプ
ログラムを実行中に割込みが入ると、その割込みサブル
ーチンで、該サブルーチンの実行を示す出力信号を出力
すると共に、隣りのマイクロプロセッサが正常に動作し
ているか否かを判定し、その結果を出力する。

［実施例］以下、添付図面に従って本発明に係る一実施例を詳細に
説明する。

第１図は本発明に係る一実施例のブロック回路図であり
、１００，１０１，１０２はマイクロプロセッサであり
、後述する検知するための割込みプログラムと各制御プ
ログラムが格納されている。また各マイクロプロセッサ
は１個の機器内で各機能を分散して処理している。１０
３はタイマであり、その出力端子ＯＵＴは１００，１０
１゜１０２の各マイクロプロセッサの割込み端子ＩＮＴ
に接続されている。１０４はフリップフロップでマイク
ロプロセッサ１００　、ｉｏｉ　。

１０２の少なくとも１つが出力ポートＰＯＯを１にセッ
トすると全マイクロプロセッサ（Ｐｏｏをセットしたマ
イクロプロセッサも含む）に強制的にリセットをかける
様に構成されている。また各マイクロプロセッサの入力
ポートＰＩＯと出力ポートＰＯ１は第１図より明らかな
様にＰＯＩは隣りのマイクロプロセッサのＰＩＯに接続
され、これを次々に繰り返していき、全てのマイクロプ
ロセッサ１００，１０１，１０２はＰＩＯ及びＰｏｔ端
子により輪状に接続されている。（２個のマイクロプロ
セッサに着目しＰｏｔ端子で接続されているマイクロプ
ロセッサを“°上流パ、ＰＩＯ端子で接続されているマ
イクロプロセッサを°°下流パと記述する。）次に実際の誤動作検知方法及び処理について詳細に説明
する。

第１図のタイマ１０３は、第２図に示す様にある一足時
間毎にＯＵＴ端子からパルス信号を出力する。このタイ
マの出力時間間隔Ｔ１はこの場合略１０　ｍ　ｓ　ｅ　
ｃ程度である。

電源投入時リセットあるいは手動スイッチによるリセッ
トにより全てのマイクロプロセッサｔｏｏ、１０１，１
０２及びフリップフロップ１０４にリセットがかかる。

マイクロプロセッサ１００．１０１．１０２は初期化プ
ログラムを実行した後それぞれの処理を開始する。

ここでマイクロプロセッサ１００，１０１゜１０２のＰ
ＩＯとＰｏｔ信号の処理シーケンスについて第４図のフ
ローチャートを用いて説明する。

タイマ１０３から計時終了の割込みが各マイクロプロセ
ッサに入力されると、各マイクロプロセッサ１００．１
０１．１０２は割込み処理ルーチンを実行する。割込み
処理ルーチンではそれぞれのマイクロプロセッサのＰｏ
ｔ端子を前回のタイマ１０３からの割込み時に設定した
論理レベルと反対の論理レベルに設定する（ステップＳ
１）、この処理は下流に接続されているマイクロプロセ
ッサに対して自身が正常に動作している事を通知するも
のである。

次に自身のＰＩＯ端子を読み、前回のタイマ１０３から
の割込み時に読んだ時の論理レベルと反転しているかど
うかを調べる（ステップＳ２゜Ｓ３．Ｓ４）。この処理
は上流に接続されているマイクロプロセッサが正常に動
作しているかを調べるものである。もしＰＩＯ端子が反
転していたならば、自身の上流に位置しているマイクロ
プロセッサは正常であると判断して割込み処理ルーチン
を終わり、中断されていた固有の処理を再開す６　（Ｘ
　チー／　７’　Ｓ　１１　、　Ｓ　ｌ　２　）。

以上述べた操作を全てのマイクロプロセッサが行う為、
全てのマイクロプロセッサが正常であれば処理が続行さ
れる。もし何れかのマイクロプロセッサが誤動作をおこ
していたならばその下流のマイクロプロセッサはＰＩＯ
端子の反転を検出できない（第４図ではステップＳ５．
Ｓ６で何回かＰＩＯを検出している）。これは複数のマ
イクロプロセッサが同時に誤動作を起しても、マイクロ
プロセッサが１個でも正常に動作していれば誤動作を検
出できることになる。誤動作を検出したマイクロプロセ
ッサはＰＯＯ端子をハイレベルにしくステップＳ７．Ｓ
８）、自身も含めて全てのマイクロプロセッサを強制的
にリセットし、停止させる（ステップＳ９，５ＩＯ）。

また、本実施例においてはマイクロプロセッサを３個使
用しているが、任意の個数のマイクロプロセッサを使用
しても対応できる。また、本実施例では誤動作を検知す
ると直ちに強制停止させているが、リセット後何回か再
試行を行うことによりざらに信頼性を向上させることが
できる。

また、本実施例では誤動作を検知すると全てのマイクロ
プロセッサをリセットしたが、マイクロプロセッサ２個
で構成される場合は、第３図に示す如く各々のマイクロ
プロセッサのＰＯＯ端子を上流のマイクロプロセッサの
ＲＥＳＥＴＱ子に接続して、上流のマイクロプロセッサ
の誤動作を検知したときに、その上流のマイクロプロセ
ッサのみをリセットしてもよい。

また、以上の説明では本実施例をマイクロプロセッサに
用いた例を説明したが、これに限るものではなく中小型
電子計翼機のプロセッサに適応することは勿論のことで
ある。

［発明の効果コ以上述べた如く本発明によれば、１個のタイマを設ける
ことにより経済的に、且つ全てのプロセッサの誤動作を
検知でき１機器の信頼性を向上させる効果がある。

【図面の簡単な説明】

第１図は本発明に係る実施例のブロック回路図、第２図はタイマの出力タイミングを示す図、第３図は本
発明に係る他の実施例のブロック回路図。第４図はマイクロプロセッサの割込み処理ルーチンのフ
ローチャートである。図中、１００，１０１，１０２・・・マイクロプロセッ
サ、１０３・・・タイマ、１０４・・・フリップフロッ
プである。特許ｍ願人　　　キャノン株式会社第１図第２ｖＡ第３図

Claims

【特許請求の範囲】

（１）少なくとも２つのプロセッサを備えた情報処理シ
ステムであつて、所定の間隔で前記プロセッサに共通の
割込みを発生する割込み発生手段と、各プロセッサは割
込み処理の実行を報知する出力手段と、隣接するプロセ
ッサの前記出力手段の報知出力を検出する検出手段と、
該検出手段が隣接するプロセッサの割込み処理不実行を
検出するとプロセッサリセット信号を出力するリセット
信号出力手段とを備えることを特徴とする情報処理シス
テム。
（２）リセット信号は全構成プロセッサのリセット端子
に入力されることを特徴とする特許請求の範囲第１項記
載の情報処理システム。
（３）リセット信号は割込み処理不実行と検出されたプ
ロセッサのリセット端子に入力されることを特徴とする
特許請求の範囲第１項記載の情報処理システム。