JPS6269332A - 履歴情報記憶方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 産業上の利用分野 本発明は、論理アドレスから絶対アドレスへの変換機構
を有する情報処理システムにおいて、ソフトウェア命令
群のそれぞれによるアドレス変換情報の更新制御に伴う
履歴情報を記４２する履歴情報記憶装置に関する。

従来の技術 データ処理やデータ通信等の分野では、コンピュータを
含む情報処理システムが一般に使用されている。このよ
うな情報処理システムは近来ますます高度な機能を含み
複雑化している。

特にプログラム上の論理アドレスから主メモリ上の絶対
アドレスへのアドレス変換を必要とする仮想記憶方式で
は、ハードウェア、ファームウェア及びソフトウェアが
複雑に絡み合って実行される。

発明が解決しようとする問題点 上記複雑な情報処理システムでは、その稼働時などに発
生した障害を調査分析し、その原因を究明することには
、非常な困難を伴う場合が多い。

特に、複数台のコンピュータシステムから成るマルチプ
ロセッサシステムでは、障害原因の調査分折が更に一層
困難である。

すなわち、このような障害の原因を調査分析してその解
決を図るには、多大な手数と時間を必要とするという問
題がある。

発明の構成 問題点を解決するための手段 上記従来技術の問題点を解決する本発明の方式は、アド
レス変換用ソフトウェア命令群のそれぞれを実行するア
ドレス変換情報の更新処理情報を履歴情報として記憶す
べきか否かの指定情報を検査し、記憶動作を指定してい
ると判断したときには履歴情報と時刻情報とを逐次記憶
することにより、この履歴情報を用いて障害原因の調査
分析を迅速・確実に行えるように構成されている。

以下、本発明の作用を実施例と共に詳細に説明する。

実施例 第１　（Ａ）図は、本発明の一実施例が適用される情報
処理システム内の主メモリ構成図である。

この主メモリ１は、ポインタ領域２とファームウェア（
ｒＦＷＪと略称する）ワーク領域３を備えている。

ポインタ領域２は、例えば２０Ｈ（］、６進数）番地か
ら始まる４バイトのＦＷスタックポインタ４を有する。

ＦＷスタックポインタ４は、ＦＷワーク領域３に含まれ
るＦＷスタック領域５を指示するアドレス、履歴情報を
記憶するか否かを示すトレースモード・ビット及び記憶
された履歴情報のログアウト中か否かを示すログアウト
表示ビットから構成されている。

ＦＷスタ、り領域５は、各中央処理装置（ｒＣＰＵＪと
略称する）に対応する同一容量の領域から成る。すなわ
ちＣＰＵ＃Ｏ領域６、ＣＰＵ＃１領域７、ＣＰＵ＃２領
域８およびＣＰＵ＃３領域９である。

ＣＰ　Ｕ　＃　Ｏｉ１域６は、ＣＰＵを特定するポイン
タｌＯと、２”−１個の履歴情報の記憶領域＃１１、＃
２・・・＃（２”−１）からなる。

各記憶領域には、第１図（Ｂ）に例示するように、実行
された命令の種別、そのときのタスク名。

命令カウンタの内容、汎用レジスタＧ１の内容。

汎用レジスタＧ１＋１の内容及び時刻情報ＴＯＤがそれ
ぞれ記憶される。

ＣＰＵ＃１領域７．ＣＰＵ＃２領域８及びｃｐＵ　＃　
３８Ｗ域９もそれぞれ上記のＣＰＵ＃０領域６と全く同
様に構成されている。

第２図は、アドレス変換情報更新制御にかかわる命令の
型式を説明する図である。同図において命令は１６ビツ
トからなり、８ビツトの命令コードと各４ビツトの汎用
レジスタ番号Ｇ１と６２から構成されている。

第３図は、アドレス変換情報更新制御にかかわる汎用レ
ジスタの型式を説明する図であり、汎用レジスタＧＲの
型式を各命令毎に示している。

５ＴＧＳＤ命令は、汎用レジスタＧＩ　Ｇ２及びＧ２＋
１を使用する。汎用レジスタＧ１は、第０〜１５ビツト
のセグメント番号ＳＥＧ＃と、第１６〜３１ビツトのタ
スク名から成る。汎用レジスタＧ２、ばセグメント記述
子ＳＤの第１ワードであり、同様に汎用レジスタＧ２＋
１はセグメント記述子ＳＤの第２ワードである。

５ＴＧＰＤ命令は、汎用レジスタＣ１，Ｇ１＋１及びＧ
２を使用する。汎用レジスタＧ１は、第０〜１５ビツト
が未定義であり、第１６〜３１ビツトがタスク名である
。汎用レジスタＧ１＋１は第０〜１５ビツトがセグメン
ト番号ＳＥＧ＃であり、第１６〜１９ピントがページ番
号Ｐ＃であり、第２０〜３１ビツトが未定義である。汎
用レジスタＧ２はページ記述子ＰＤである。

Ｒ３ＴＳＤ命令は、汎用レジスタＧ１とＧ２を使用する
。汎用レジスタＧｌは、５ＴＧＳＤ命令が使用する汎用
レジスタＧ１と同一である。汎用レジスタＧ２は、第Ｏ
〜７ビントがリセット・マスクＲＭであり、第８〜３１
ビツトが未定義である。

Ｒ５ＴＰＤ命令は、汎用レジスタＧ１、Ｇ１＋１及びＧ
２を使用する。汎用レジスタＧ１と０１＋１の型式はそ
れぞれ５ＴＧＰＤ命令が使用する同一番号の汎用レジス
タと同一である。また汎用レジスタＧ２の型式はＲ３Ｔ
ＳＤ命令が使用するそれと同一である。

ＣＬＨＲ３命令は、汎用レジスタＧ１だけを使用し、汎
用レジスタＧ２は未定義である。汎用レジスタ０１は、
５ＴＧＳＤ命令が使用するそれと同一である。

第４図は、５ＴＧＳＤ命令、５ＴＧＰＤ命令とのこれに
付随して行われる履歴情報の記憶処理の内容を説明する
フローチャートである。

最初のステップ処理３Ｉにおいて、命令の種類が判別さ
れる。５ＴＧＳＤ命令であれば、ステップ３２において
、この命令にかかわる汎用レジスタＧ１が指定するセグ
メント記述子ＳＤの絶対アドレスＷが求められる。次の
ステップ３３において、同じ＜　５ＴＧＳＤ命令にかか
わる汎用レジスタＧ２とＧ２＋１の内容が、上記絶対ア
ドレスＷから始まる８バイトの主メモリに格納される。

一方、ステップ３１における判定結果が５ＴＧＰＤ命令
であれば、ステップ３４において、この５ＴＧＰＤ命令
にかかわる汎用レジスタＧ１とＧ１＋１が指定するペー
ジ記述子ＰＤの絶対アドレスＷが求められる。次のステ
ップ３３において、同じ＜５ＴＧＰＤ命令にかかわる汎
用レジスタＧ２の内容が上記絶対アドレスＷから始まる
４バイトの主メモリに格納される。

上述の５ＴＧＳＤ命令又は５ＴＧＰＤ命令の実行後に、
ステップ３６において、履歴情報が記憶される。この履
歴情報の記憶処理については、第７図によって後に詳述
する。最後のステップ３７において、命令カウンタＩＣ
が２だけ歩進される。

第５図は、Ｒ３ＴＳＤ命令、Ｒ３ＴＰＤ命令。

ＣＬＨＲ３命令及びＣＬＨＲＰ命令の内容と、複数ＣＰ
Ｕ間の応答の手順を示すフローチャートである。

最初にステップ４１と４２において、０２０間間の通信
ロックの指示とその確認が行われる。次のステップ４３
と４４において、他の全てのＣＰＵに対する命令の実行
を一時停止させるための通信コマンド（ＰＡＵＳＥ）の
送出とこれに対する応答の確認が行われる。応答側ＣＰ
Ｕの動作については、のちに第６図によって説明する。

次のステップ４５において、命令の種類が判別され、Ｒ
３ＴＳＤ命令又はＣＬＨＲ３命令であれば、ステップ４
６に移行し、他の全てのＣＰＵに通信コマンドＣＬＲ３
Ｄが送出される。このコマンドの受信側ＣＰＵの動作に
ついては、のちに第６図によって説明する。次のステッ
プ４７において、ＲＳＴＳＤ命令とＣＬＨＲ３命令のい
ずれであるかが判別され、Ｒ３ＴＳＤ命令であればステ
ップ４８に、ＣＬＨＲ３命令であればステップ５０にそ
れぞれ処理が移行する。

ステップ４８において、Ｒ３ＴＳＤ命令にかかわる汎用
レジスタＧ１が指定するセグメント記述子ＳＤの絶対ア
ドレスＷが求められる。次のステップ４９において、こ
のＲ３ＴＳＤ命令にかかわる汎用レジスタＧ２が指定す
るりセント・マスクＲＭに従って、上記絶対アドレスＷ
が指示するハイド内のビットがリセットされる。さらに
、ステップ５０において、このＲ３ＴＳＤ命令にかかわ
る汎用レジスタＧ１が指定するセグメントに関する情報
が、論理アドレスから絶対アドレスへの変換を高速に行
うためのアドレス変換バッファＴＬＢからクリアされる
。同様のクリア処理が、次のステップ５０においてＣＬ
　ＨＲＳ命令についても行われる。すなわち、ＣＬＨＲ
５命令にかかわる汎用レジスタＧ１による指定セグメン
トに関する情報がアドレス変換バッファＴＬＢからクリ
アされる。

一方、ステップ４５において、Ｒ３ＴＰＤ命令又はＣＬ
ＨＲＰ命令であると判別されると、処理はステップ５１
に移行し、ここで他の全てのＣＰＵに通信コマンドＣＬ
ＲＰＧが送出される。これを受信した他のＣＰＵの動作
については、後に詳述する。次のステップ５２において
、Ｒ３ＴＰＤ命令とＣＬＨＲＰ命令のいずれであるかが
判別され、Ｒ３ＴＰＤ命令であれば処理はステップ５３
に移行し、ＣＬＨＲＰ命令であれば処理はステップ５５
に移行する。

ステップ５３において、ＲＳＴＰＤ命令にかかわる汎用
レジスタＧｌとＣＩ＋１が指定するページ記述子ＰＤの
絶対アドレスＷが求められる。次のステップ５４におい
て、このＲ８ＴＰＤ命令にかかわる汎用レジスタＧ２が
指定するリセット・マスクＲＭに従って、上記絶対アド
レスＷが指示するハイド内のビットがリセットされる。

さらにステップ５５において、このＲ３ＴＰＤ命令にか
かわる汎用レジスタＧ１とＧ１＋１が指定するページに
関する情報がアドレス変換バッファＴ１□Ｂからクリア
される。これと同様のクリア処理が、次のステップ５５
において、ＣＬＨＲＰ命令についても行われる。すなわ
ち、ＣＬ　ＨＲＳ命令にかかわる汎用レジスタＧ１とＧ
１＋１が指定するページに関する情報がアドレス変換バ
ッファＴＬＢからクリアされる。

上述のようなＲ３ＴＳＤ命令、Ｒ３ＴＰＤ命令。

ＣＬ　ＨＲＳ命令及びＣＬＨＲＰ命令のいずれか一つが
実行されると、処理はステップ５６に移行し、ここで履
歴情報の記憶が行われる。

次のステップ５７において、他の全てのＣＰ　Ｕから、
ステップ４６と５１で命令種別ごとに発した通信指示に
対する応答が返されるまで待ち合わせが行われる。この
応答が返されると、処理は次のステップ５８に移行し、
ここで、ステップ４３で他の全てのＣＰ［Ｊに送出した
Ｐ　Ａ　Ｕ　Ｓ　Ｅを開放するための通信コマンドＦＲ
ＥＥ送出され、これに対する応答が次のステップ５９で
確認されと、ステップ６０において、通信ロックの解除
が行われる。最後のステップ６１において、命令カウン
タＩＣが２だけ歩進されたのら、全処理が終了する。

第６図は、第５図のステップ４３．４６及び５１におい
て他の全てのＣＰＵに発せられた各種の通信コマンドに
対する受信側のＣＰＵの動作を説明するフローチャート
である。

まず、ステップ７１と７１３において、通信コマンドＰ
ＡＵＳＥの受信とこれに対する応答が行われる。次のス
テップ７２において、前述の通信コマンドＣＬＲ３Ｄと
ＣＬＲＰＧに対する待ち合わせが行われ、いずれかを受
信すると、ステップ７２において、いずれの通信コマン
ドであるかが判定される。次の処理は、この通信コマン
ドがＣＬＲ３Ｄであればステップ７４に、ＣＬＲＰＧで
あればステップ７５へそれぞれ移行する。

ステップ７４においては、通信コマンドＣＬ　Ｒ３Ｄが
指定するセグメントに関する情報がアドレス変換バッフ
ァＴＬＢからクリアされる。同様に、ステップ７５にお
いては、通信コマンドＣＬＲＰＧ通信が指定するページ
に関する情報がアドレス変換バッファＴＬＢからクリア
される。

上述のＣＬＲ３ＤとＣＬＲＰＤコマンド処理が終了する
と、ステップ７６において、履歴情報が記ｔαされる。

次のステップ７７において、履歴情報の記憶が終了した
ことが送信（！１１１　ＣＰ　Ｕに報告され、次のステ
ップ７８と７９において、送信元から通信コマンドＦＲ
ＥＥの待ち合わせとこれに対する応答がなされる。

第７図は、第４図のステップ３６．第５図のステップ５
６及び第６図のステップ７６で行われる履歴記↑Ｏ処理
、すなわちアドレス変換情報更新に関する履歴情報の記
憶処理を説明するフローチャートである。

最初のステップ８１において、第１図に示す主メモリ１
のアドレス２０Ｈの内容がＸｏに設定される。次のステ
ップ８２において、上記ＸＯの第０ビツトと第１ビツト
の配列が１０″であるが否かが判定される。すなわち、
このＸｏの第０ビツトはトレースモード・ビットであり
、これの“ｌ”は履歴情報の記憶を指示する。また、Ｘ
ｏの第１ビツトはログアウト中表示ビットであり、こレ
ノ“０”は、記憶された履歴情報のログアラ１〜が実行
中ではないことを示す。ログアウト実行中は、履歴情報
の固定のために新たな履歴情報の登録が排除される。

ステップ８３において、第１図のＦＷスタックポインタ
４のアドレス部Ｘ（上記Ｘ０の第２ビツト以降から生成
するＦＷスタック領域５の先頭アドレス）に、ｃｐｕ番
号（ここでばＣＰＵ＃＝０〜３）と２１４との、債が加
算され、この加算値がＹとされる。すなわち、各ＣＰ　
Ｕについて、２１４バイトの主メモリエリアが割当てら
れ、上記Ｙは、ＣＰＵ＃によって指定される各ＣＰＵに
割当てられる主メモリエリアの先頭アドレスを意味する
。

次のステップ８４において、上記のＸにＣＰＵ＃と“４
″との積が加算され、この加算値をアドレスとする主メ
モリの内容がＺとされる。すなわち、第１図のポインタ
１０において各ＣＰＵのポインタは４バイトのエリアを
有するので、上記ＺはＣＰＵ＃で指定される各ＣＰＵの
ポインタである。ここでＺは、上記Ｙに対する相対アド
レスを与えることにすれば、Ｙ＋ＺはＣＰＵ＃によって
指定されるｃｐｕの履歴情報の記憶開始アドレスを指定
することになる。

ステップ８５において、記憶すべき履歴情報の命令コー
ド、命令と通信の区別（自ＣＰＵにおける処理と他ＣＰ
Ｕにおける処理の区別）及びこの命令の属するタスク名
を上記アドレスＹ＋Ｚから始まる４バイトに格納される
。

ステップ８６でＺに４が加算されたのち、ステップ８７
で命令カウンタＩＣの内容がアドレスＹ＋Ｚから始まる
４バイトに格納される。ステップ８８で上記のＺに再び
４が加算されたのち、ステップ８９において、汎用レジ
スタＧ１の内容がアドレスＹ＋Ｚから始まる４ハイドの
領域に格納される。

ステップ９０で上記のＺに更に４が加算されたのち、ス
テップ９１で汎用レジスタＧ１＋１の内容がアドレスＹ
＋Ｚから始まる４バイトの領域にに格納される。

ステップ９２でＺに４が加算されたのち、ステップ９３
．９４及び９５において、　時刻情報ＴＯＤの値が続く
８バイトの領域に格納される。

これまでの処理動作により、第１図（Ｂ）に例示した記
憶領域一つにアドレス変換情報更新動作に関する情和と
、その時刻情？ＩＴＯＤとが一つの履歴情報として記憶
されたことになる。

その後、ステップ９７でＺに１２が加算されたのちステ
ップ９７において、Ｚが２１４に達したか否かが判定さ
れる。Ｚが２１４に達していれば、そのＣＰＵ＃に与え
られた主メモリエリアがな（なったと判定され、ステッ
プ９Ｂにおいて、Ｚがその初期値３２にセットされる。

これにより、次の履歴情報は第１の記憶履歴＃１に格納
される。

一方、Ｚが２１４に達していなければ、処理はステップ
９９に移行し、ここで、ＺをＣＰＵ＃が指定するＣＰＵ
のポインタとしてそのポインタの格納アドレス（Ｘ十Ｃ
ＰＵ＃・４）に格納する。

このようにしてアドレス変換情報更新動作に関する履歴
情報をｃｐｕごとに区別して順次記憶することができる
。

以上、ｃｐｕが４台の場合を例にとって本発明の一実施
例を説明したが、一般には、ｍ台（ｍ≧１）とすること
ができる。

発明の効果 以上詳細に説明したように、本発明の履歴情報記憶方式
は、アドレス変換情報の更新に係わる関連情報を履歴情
報として順次記憶する構成であるから、ＨＷ、ＦＷ及び
ＳＷが複雑に絡み合ったような障害などが発生したとき
に、これらの履歴情報を読出して上記障害などの原因究
明に有効なデータを迅速に提供できるという効果が奏さ
れる。

【図面の簡単な説明】

第１図（Ａ）、　　（Ｂ）は本発明の一実施例が適用さ
れる情報処理システム内の主メモリの構成図。 第２図、第３図はアドレス変換情報の更新を行うソフト
ウェア命令群のそれぞれ型式と汎用レジスタ型式を説明
する概念図、第４図、第５図（Ａ）。 （Ｂ）、　　（Ｃ）、第６図、第７図（Ａ）、　　（Ｂ
）は上記実施例の動作を説明するフローチャートである
。 １・・主メモリ、２・・ポインタ領域、３・・ＦＷワー
ク頒域、４・・ＦＷスクノクボインク。 ５・・ＦＷスタック領域。

Claims (1)

1. 【特許請求の範囲】 主メモリへのアクセスに際しプログラム上の論理アドレ
   スから主メモリ上の絶対アドレスへの変換を行うアドレ
   ス変換機構を有する情報処理システムにおいて、 前記アドレス変換用ソフトウェア命令群のそれぞれが実
   行するアドレス変換情報の更新処理情報を履歴情報とし
   て記憶すべきか否かの指定情報を検査し、 記憶動作を指定していると判断したときには前記履歴情
   報と時刻情報とを逐次記憶することを特徴とする履歴情
   報記憶方式。