JPS6269340A - 仮想メモリ装置 - Google Patents
仮想メモリ装置Info
- Publication number
- JPS6269340A JPS6269340A JP60209282A JP20928285A JPS6269340A JP S6269340 A JPS6269340 A JP S6269340A JP 60209282 A JP60209282 A JP 60209282A JP 20928285 A JP20928285 A JP 20928285A JP S6269340 A JPS6269340 A JP S6269340A
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- JP
- Japan
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- memory
- address
- data
- address space
- operand
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、マイクロコンピュータのＣＰＵシステムなど
において使用される仮想メモリ装置に関するものである
。
において使用される仮想メモリ装置に関するものである
。
（従来技術）
例えばＣＲＴに表示される画像情報には、２５５ｘ２５
６バイｈ（＝６４にバイト）のメモリが必要である。例
えば、８ピッｌ−ＣＰ Ｕにけ６・ＩＫバイトのアドレ
ス機能が備えられているが、アドレス空間にはプログラ
ムメモリや作業領域を必要とするため、６４にバイトの
アドレス空間を全てデータメモリに解放することはでき
ない。
６バイｈ（＝６４にバイト）のメモリが必要である。例
えば、８ピッｌ−ＣＰ Ｕにけ６・ＩＫバイトのアドレ
ス機能が備えられているが、アドレス空間にはプログラ
ムメモリや作業領域を必要とするため、６４にバイトの
アドレス空間を全てデータメモリに解放することはでき
ない。
そこで、アドレス空間共ｌ二のメモリをＣｒ’ ＬＴに
割り当てろ手法としては、次の２つのｔｊ式がよく知ら
れている。
割り当てろ手法としては、次の２つのｔｊ式がよく知ら
れている。
（１）第５図に示されるように、第１のメモリ１の共有
領Ｆ呪″２を残して、切換２．領域４−１２他のメモリ
＝１−２ 、・・・・・４−Ｎとセグメ〉１−切換えを
行なう。
領Ｆ呪″２を残して、切換２．領域４−１２他のメモリ
＝１−２ 、・・・・・４−Ｎとセグメ〉１−切換えを
行なう。
（、゛）第６図に示されるように、第１のメモ＋１５−
・１にウィンドエリア６を設け、このウィン叫−エリア
６を介してポインタ８により指定された他のメモリ５−
２の領域ＩＯをアクセスする。
・１にウィンドエリア６を設け、このウィン叫−エリア
６を介してポインタ８により指定された他のメモリ５−
２の領域ＩＯをアクセスする。
しかし、これらの方式では、いず朴もアドレス空間に対
して一部分しか投影されておらず、アドレス空間の全て
を線形に扱うことはできない。
して一部分しか投影されておらず、アドレス空間の全て
を線形に扱うことはできない。
（目的）
本発明は、ＣＰＵのもつアドレス空間を全データメモリ
に解放することのできる仮想メモリ装置を提供すること
を１」的とするものである。
に解放することのできる仮想メモリ装置を提供すること
を１」的とするものである。
（構成）
本発明の仮想メモリでは、ＣＰＵのアドレス空間に２以
上のメモリ空間が割り当てられており。
上のメモリ空間が割り当てられており。
プログラムメモリと作業領域は第１のアドレス空間に備
えられているとともに、通常は第１のアドレス空間がア
クセスされ、第２以降のアドレス空間は指定を行なった
時の目的オペランドの参照時にのみアクセスされるよう
になっている。
えられているとともに、通常は第１のアドレス空間がア
クセスされ、第２以降のアドレス空間は指定を行なった
時の目的オペランドの参照時にのみアクセスされるよう
になっている。
本発明を直接アドレス方式に適用する場合を第１図（Ａ
）及び同図（Ｂ）に示す。
）及び同図（Ｂ）に示す。
１２は第１のメモリでありプログラムメモリと作業領域
をもっている。１４は第２のメモリであり、プログラム
メモリや作業領域をもたずデータのみである。
をもっている。１４は第２のメモリであり、プログラム
メモリや作業領域をもたずデータのみである。
通常の命令、例えば〔ＬＤＡ＄１０００〕に対しては、
第１図（Ａ）に示されるように第１のメモリ１２の７ド
レス１０００のオペランドが取り込まれる。
第１図（Ａ）に示されるように第１のメモリ１２の７ド
レス１０００のオペランドが取り込まれる。
そして、同図（Ｂ）に示されるように、例えば［ＶＭ］
のように仮想メモリアクセスを指定する拡張命令がある
場合には、第２のメモリ１４のアドレスｔｏｏｏのオペ
ランドが取り込まれる。
のように仮想メモリアクセスを指定する拡張命令がある
場合には、第２のメモリ１４のアドレスｔｏｏｏのオペ
ランドが取り込まれる。
第２図は本発明において間接アドレス方式により第２の
メモリ１４をアクセスする場合を示している。
メモリ１４をアクセスする場合を示している。
この場合のアクセス手順は次のようになる。
（１）オペレーションコード
（２）オペランドフェッチ
（３）内部サイクル
（４）下位アドレスデータ取込み（００１０）（５）上
位アドレスデータ取込み（００１１）（６）目的オペラ
ンド取込み（１０００）（７）次のプログラムメモリと
作業領域コードサイクル（６）のみ、第２のメモリ１４
のアドレス１０００がアクセスされる。
位アドレスデータ取込み（００１１）（６）目的オペラ
ンド取込み（１０００）（７）次のプログラムメモリと
作業領域コードサイクル（６）のみ、第２のメモリ１４
のアドレス１０００がアクセスされる。
以下、一実施例について第３図及び第４図を参照して具
体的に説明する。
体的に説明する。
第３図において、１２は第１のメモリ、１４は第２のメ
モリであり、第１のメモリ１２にはプログラムが記憶さ
れ、第２のメモリ１４にはデータが記憶されているもの
とする。第１のメモリ１２と第２のメモリ１４はデータ
バス１６とアドレスバス１８によりＣＰＵ２０に接続さ
れている。データバス１６とアドレスバス１８にはまた
、入出力（Ｉｌｏ）装にか接続されている。
モリであり、第１のメモリ１２にはプログラムが記憶さ
れ、第２のメモリ１４にはデータが記憶されているもの
とする。第１のメモリ１２と第２のメモリ１４はデータ
バス１６とアドレスバス１８によりＣＰＵ２０に接続さ
れている。データバス１６とアドレスバス１８にはまた
、入出力（Ｉｌｏ）装にか接続されている。
２２は拡張命令のオペレーションコードをデコードして
拡張命令信号ＶＭ−ＥＮを出力する拡張命令デコーダで
ある。２４は第１のメモリ１２と第２のメモリ１４のい
ずれかを選択するメモリコン１−ロール回路である。メ
モリコントロール回路２４にはＣＰＵ２０から現在のメ
モリ参照がプログラムネ一致なのかデータアクセスなの
かを示すステータス信号ＰＲＯＧ／ＤＡＴＡと、命令完
了を示すステータス信号ｌＮ５Ｔ ＣＯＭＰＬＥＴＥと
を入力し、拡張命令デコーダ２２から拡張命令信号ＶＭ
−ＥＮを入力し、命令が終った時点から次の命令が始
まるまでの範囲内で第１のメモリ１２のイネーブル信号
ＥＮ＋を「１」 （ハイレベル）とし、第２のメモリ１
４のイネーブル信号這「を「Ｏ」 （ローレベル）とす
る。
拡張命令信号ＶＭ−ＥＮを出力する拡張命令デコーダで
ある。２４は第１のメモリ１２と第２のメモリ１４のい
ずれかを選択するメモリコン１−ロール回路である。メ
モリコントロール回路２４にはＣＰＵ２０から現在のメ
モリ参照がプログラムネ一致なのかデータアクセスなの
かを示すステータス信号ＰＲＯＧ／ＤＡＴＡと、命令完
了を示すステータス信号ｌＮ５Ｔ ＣＯＭＰＬＥＴＥと
を入力し、拡張命令デコーダ２２から拡張命令信号ＶＭ
−ＥＮを入力し、命令が終った時点から次の命令が始
まるまでの範囲内で第１のメモリ１２のイネーブル信号
ＥＮ＋を「１」 （ハイレベル）とし、第２のメモリ１
４のイネーブル信号這「を「Ｏ」 （ローレベル）とす
る。
次に、本実施例の動作について説明する。
ＣＰＵ２０のアキュムレータのデータをメモリのＡ Ｌ
Ｐ ＨＡ番地に直接アドレス方式で井き込む場合につ
いて第４図により説明する。
Ｐ ＨＡ番地に直接アドレス方式で井き込む場合につ
いて第４図により説明する。
同図（Ａ）は拡張命令がない場合である。
φ口はクロックである。メモリ１２．１４のイネーブル
信号はＥＮ肩が「０」、百頂フが「１」である。プログ
ラムカウンタに保持されたアドレスに従って第１のメモ
リ１２からＳＴＡを示すオペレーションコード、目的ア
ドレスＡ Ｌ ＰＨＡの下位アドレスＡＤＬ、上位７１
−レスＡ Ｌ） Ｈが命令として読み出される。次のタ
ロツクではプログラムカウンタにアドレスＡ Ｌ Ｐ
ＨＡが保持され、書込み／読出し信号Ｒ／Ｗが「ｏ」に
変ってアキュムレータ （Ａｅｃ）のデータが第１のメ
モリ１２のＡ Ｌ Ｉ） ＨＡ番地に書き込まれる。
信号はＥＮ肩が「０」、百頂フが「１」である。プログ
ラムカウンタに保持されたアドレスに従って第１のメモ
リ１２からＳＴＡを示すオペレーションコード、目的ア
ドレスＡ Ｌ ＰＨＡの下位アドレスＡＤＬ、上位７１
−レスＡ Ｌ） Ｈが命令として読み出される。次のタ
ロツクではプログラムカウンタにアドレスＡ Ｌ Ｐ
ＨＡが保持され、書込み／読出し信号Ｒ／Ｗが「ｏ」に
変ってアキュムレータ （Ａｅｃ）のデータが第１のメ
モリ１２のＡ Ｌ Ｉ） ＨＡ番地に書き込まれる。
同図（Ｂ）は拡張命令がある場合である。
メモリ１２．１４のイネーブル信号はＥＮ＋が’ＯＪ、
ＥＮ２が「１」となっている。第１のメモリ１２から仮
想メモリアクセスを指定する拡張命令（＃ＶＭ）が読み
出されると、拡張命令デコーダ２２から拡張命令信号Ｖ
Ｍ −ＥＮが出力されメモリコントロール回路２４に記
憶される。そして、第１のメモリ１２からＳＴＡを示す
オペレーションコード、目的アドレスＡＬＰＨＡの下位
アドレスＡＤＬ、上位アドレスＡＤＨが命令として読み
出された後、メモリのイネーブル信号はＥＮ＋がｒｌＪ
、ＥＮ２が「０」に変り、次のクロックではアキュム
レータのデータが第２のメモリ１４のＡＬＰＨＡ番地に
書き込まれる。その後、ステータス信号ｌＮ５Ｔ ＣＯ
ＭＰＬＥＴＥが出されて拡張命令信号ＶＭ−ＥＮが解除
され、メモリのイネーブル信号はＹ「がｒＯＪ 、ＥＮ
：が「１」に戻る。
ＥＮ２が「１」となっている。第１のメモリ１２から仮
想メモリアクセスを指定する拡張命令（＃ＶＭ）が読み
出されると、拡張命令デコーダ２２から拡張命令信号Ｖ
Ｍ −ＥＮが出力されメモリコントロール回路２４に記
憶される。そして、第１のメモリ１２からＳＴＡを示す
オペレーションコード、目的アドレスＡＬＰＨＡの下位
アドレスＡＤＬ、上位アドレスＡＤＨが命令として読み
出された後、メモリのイネーブル信号はＥＮ＋がｒｌＪ
、ＥＮ２が「０」に変り、次のクロックではアキュム
レータのデータが第２のメモリ１４のＡＬＰＨＡ番地に
書き込まれる。その後、ステータス信号ｌＮ５Ｔ ＣＯ
ＭＰＬＥＴＥが出されて拡張命令信号ＶＭ−ＥＮが解除
され、メモリのイネーブル信号はＹ「がｒＯＪ 、ＥＮ
：が「１」に戻る。
（効果）
本発明ではデータメモリをアドレス空間に重ねて割り付
け、通常は第１のデータメモリのアドレス空間のみをア
クセスし、第２以降のデータメモリのアドレス空間は特
別に指定さ九た直後の命令の目的オペランドのアドレス
参照時にのみ切り換えてアクセスされるように４Ｗ成さ
している。
け、通常は第１のデータメモリのアドレス空間のみをア
クセスし、第２以降のデータメモリのアドレス空間は特
別に指定さ九た直後の命令の目的オペランドのアドレス
参照時にのみ切り換えてアクセスされるように４Ｗ成さ
している。
その結果、例えば８ビツトＣＰ Ｕでは、（１）６４に
バイＩ・のデータ領域を線形に扱うことができる、 （２）間接アドレス方式等のａ雑なアドレス作業を６４
にバイトの連続したデータに対して用いることができる
、 （３）プログラム領域や作業領域のサイズを、データメ
モリのサイズを考慮せずに設定できる。
バイＩ・のデータ領域を線形に扱うことができる、 （２）間接アドレス方式等のａ雑なアドレス作業を６４
にバイトの連続したデータに対して用いることができる
、 （３）プログラム領域や作業領域のサイズを、データメ
モリのサイズを考慮せずに設定できる。
などの効果が達成される。このように、ＣＰＵが連続し
て線形にアクセスできるデータ領域が広がったため、画
像情報のような大量の連続データの処理を効率よく行な
うことができるようになる。
て線形にアクセスできるデータ領域が広がったため、画
像情報のような大量の連続データの処理を効率よく行な
うことができるようになる。
第１図（Ａ）、同図（Ｂ）及び第２図は本発明の概要を
示す図、第３図は本発明の一実施例を示すブロック図、
第４図（Ａ）及び同図（Ｂ ）は同実施例の動作を示す
波形図、第５図及び第６図はそれぞれ従来の仮想メモリ
装置の概要を示す図である。 １２・・・・・・第１のメモリ。 １４・・・・・第２のメモリ。
示す図、第３図は本発明の一実施例を示すブロック図、
第４図（Ａ）及び同図（Ｂ ）は同実施例の動作を示す
波形図、第５図及び第６図はそれぞれ従来の仮想メモリ
装置の概要を示す図である。 １２・・・・・・第１のメモリ。 １４・・・・・第２のメモリ。
Claims (1)
- （１）ＣＰＵのアドレス空間に２以上のメモリ空間が割
り当てられており、 プログラムメモリと作業領域は第１のアドレス空間に備
えられているとともに、通常は第１のアドレス空間がア
クセスされ、第２以降のアドレス空間は指定を行なった
時の目的オペランドの参照時にのみアクセスされるよう
になっていることを特徴とする仮想メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209282A JPS6269340A (ja) | 1985-09-20 | 1985-09-20 | 仮想メモリ装置 |
| US06/892,088 US4918586A (en) | 1985-07-31 | 1986-07-30 | Extended memory device with instruction read from first control store containing information for accessing second control store |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209282A JPS6269340A (ja) | 1985-09-20 | 1985-09-20 | 仮想メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269340A true JPS6269340A (ja) | 1987-03-30 |
Family
ID=16570360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60209282A Pending JPS6269340A (ja) | 1985-07-31 | 1985-09-20 | 仮想メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269340A (ja) |
-
1985
- 1985-09-20 JP JP60209282A patent/JPS6269340A/ja active Pending
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