JPS6271094A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS6271094A JPS6271094A JP60211539A JP21153985A JPS6271094A JP S6271094 A JPS6271094 A JP S6271094A JP 60211539 A JP60211539 A JP 60211539A JP 21153985 A JP21153985 A JP 21153985A JP S6271094 A JPS6271094 A JP S6271094A
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- Japan
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- control signal
- bit
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- 230000015654 memory Effects 0.000 claims description 14
- 230000009467 reduction Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 244000201986 Cassia tora Species 0.000 description 1
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- NCAIGTHBQTXTLR-UHFFFAOYSA-N phentermine hydrochloride Chemical compound [Cl-].CC(C)([NH3+])CC1=CC=CC=C1 NCAIGTHBQTXTLR-UHFFFAOYSA-N 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体メモリに関し、特に２組のビット線対を
スイッチ回路を介して１個のセンス増幅器に接続する半
導体メモリに関する。
スイッチ回路を介して１個のセンス増幅器に接続する半
導体メモリに関する。
（従来の技術）
半導体メそりは、これまで幾何学的寸法の縮小によって
大容量化・高性能化が達成されてきた９゜幾何学的寸法
の縮小を水平方向・垂直丈高共同−の割合で施すと、配
置ｇａ担°抗か幾何学的寸法の縮小率の逆数に比例して
増大し、性能の劣化を招く。
大容量化・高性能化が達成されてきた９゜幾何学的寸法
の縮小を水平方向・垂直丈高共同−の割合で施すと、配
置ｇａ担°抗か幾何学的寸法の縮小率の逆数に比例して
増大し、性能の劣化を招く。
さらに、エレクトロマイグレーショ／に関しても状況線
厳しくなり、素子の信頼性上問題になる。
厳しくなり、素子の信頼性上問題になる。
又１層間絶縁膜を薄くすると、ピンホール勢による配線
間短絡の危険性が増大する。そのため、一般には画直方
向は殆んど縮小せずに、水平方向のみを縮小するという
方法が採用されている。この方法でさらに縮小を続けて
いき、配線断面の縦・横の寸法が同程度の大きさになっ
てくると、隣接配線間の相互容量の総記線容量に占める
割合が急激に大きくなってくる。このため、ある配線の
電位電動が隣接する配線の電位に大きな影響を与えるこ
とになる。
間短絡の危険性が増大する。そのため、一般には画直方
向は殆んど縮小せずに、水平方向のみを縮小するという
方法が採用されている。この方法でさらに縮小を続けて
いき、配線断面の縦・横の寸法が同程度の大きさになっ
てくると、隣接配線間の相互容量の総記線容量に占める
割合が急激に大きくなってくる。このため、ある配線の
電位電動が隣接する配線の電位に大きな影響を与えるこ
とになる。
半導体メモリの場合、この問題は特にビット線において
顕著になる。すなわち、あるワード線が選択烙れ、ビッ
ト線にメモリセルの情報が読出された時に、隣ＷＫブる
ビット線の電位変動を受けてビット線の信号量が減少し
、動作マージンの低下となるからである。
顕著になる。すなわち、あるワード線が選択烙れ、ビッ
ト線にメモリセルの情報が読出された時に、隣ＷＫブる
ビット線の電位変動を受けてビット線の信号量が減少し
、動作マージンの低下となるからである。
これを防ぐためには、あるビット線にメモリセルからの
情報が読出された時に、隣接するビット線の電位が変化
しなければよい。つまり、１本置きにビット線が活性化
されるようにすればよい。
情報が読出された時に、隣接するビット線の電位が変化
しなければよい。つまり、１本置きにビット線が活性化
されるようにすればよい。
従来、この様な観点からではなくＣｎ、’Ｃｓを小さく
するという観点から、ビット線を分割し、た第２図に示
す半導体メモリが知られている。（電子材料、第２３巻
第３号、１９８１年、１５７頁）第２図に示すように、
２組のピッ；・線対ＢＬＩとＢＬ４及びＢＬ２とＢＬ３
をトラ、／スフツーゲートＴｌ 、Ｔ２ 、Ｔ３ 、’
Ｉ’４を介して同一のセンス増幅器２に接続する。
するという観点から、ビット線を分割し、た第２図に示
す半導体メモリが知られている。（電子材料、第２３巻
第３号、１９８１年、１５７頁）第２図に示すように、
２組のピッ；・線対ＢＬＩとＢＬ４及びＢＬ２とＢＬ３
をトラ、／スフツーゲートＴｌ 、Ｔ２ 、Ｔ３ 、’
Ｉ’４を介して同一のセンス増幅器２に接続する。
ワードｆｉｔｖ′Ｌ１が選択された時には、トランスフ
ァーゲー）Ｔ１．Ｔ４が導通し、ビット線対ＢＬｘ 、
ＢＬ、ｉがセンス増幅器２に接続され、と。
ァーゲー）Ｔ１．Ｔ４が導通し、ビット線対ＢＬｘ 、
ＢＬ、ｉがセンス増幅器２に接続され、と。
１線対ＢＬＩ 、ＢＬ４の情報がセンス増幅器２によシ
増幅される。このとき、ビット線対ＢＬ２゜ＢＬ３はセ
ンス増幅器２から切り離されている。
増幅される。このとき、ビット線対ＢＬ２゜ＢＬ３はセ
ンス増幅器２から切り離されている。
ワード線ＷＬ２が選択された時には、トランスファーゲ
ー）Ｔ２ 、Ｔ３が導通し、ピッ（・線対ＢＬ２、ＢＬ
３がセンス増幅器２に接続され、ビット線対ＢＬ２．ｂ
Ｌ３ｃ＋情報が増幅される。従って、本従来例では、ビ
ット線が１本置きに活性化されることになる。
ー）Ｔ２ 、Ｔ３が導通し、ピッ（・線対ＢＬ２、ＢＬ
３がセンス増幅器２に接続され、ビット線対ＢＬ２．ｂ
Ｌ３ｃ＋情報が増幅される。従って、本従来例では、ビ
ット線が１本置きに活性化されることになる。
（発明が解決しようとする問題点）
上述した従来の半導体メモリは、ワード線が立上る前に
ビット線プリチャージ信号φＰがオフになるので、選択
されなかりたビット線対は定電圧電源ＶＣＣから切り離
され浮動状態になる。従って、ビット線を１本置きに活
性化していても、活性化されなかったビット線が浮動状
態のため、シールド効果が少く、１本陣てたビット線の
電位変化の影響を受けて、信号電圧が減少するという欠
点がある。
ビット線プリチャージ信号φＰがオフになるので、選択
されなかりたビット線対は定電圧電源ＶＣＣから切り離
され浮動状態になる。従って、ビット線を１本置きに活
性化していても、活性化されなかったビット線が浮動状
態のため、シールド効果が少く、１本陣てたビット線の
電位変化の影響を受けて、信号電圧が減少するという欠
点がある。
本発明の目的は、隣接ビット線間の相互容量がビット線
の総記線容量に占める割合が大きくなった場合にも、動
作マージンの減少、情報の反転の生じない半導体メモリ
を提供することにある。
の総記線容量に占める割合が大きくなった場合にも、動
作マージンの減少、情報の反転の生じない半導体メモリ
を提供することにある。
（問題点を解決するための手段）
本発明の半導体メモリは、行をなすビット線と、列をな
すワード線と、該ワード線により選択されて前記ビット
線との間で情報の出し入れを行う行お工び列状に配置さ
れたメモリセルと、前記ビ。
すワード線と、該ワード線により選択されて前記ビット
線との間で情報の出し入れを行う行お工び列状に配置さ
れたメモリセルと、前記ビ。
ト紗のうちそｎぞれ対をなす第１のビットｉ＃対および
第２のビット線対が対ごとにそれぞれ入出力信号線とな
るセンス増幅器と、前記第１のビット線対のそれぞれに
接続された前記メモリセルが選択されたとき前記第１の
ビット対を前記センス増幅器に接続する第１のスイッチ
回路と、前記＄２のビット線対のそれぞれに接続された
前記メモリセルが選択されたとき＾；１記第２のビット
線対を前記センス増幅器に接続する第２のスイッチ回路
と、該第２のスイッチ回路に対する第２の制御信号を１
１記第１のと、ト線対に対するプリチャージの制御信号
とする第１のプリチャージ回路と、前記第１のスイッチ
回路に対する第１の制御信号を前記腑２のビット線対に
対するプリチャージの制御信号とする第２のプリチー、
−ジ回路とを含んで構成される。
第２のビット線対が対ごとにそれぞれ入出力信号線とな
るセンス増幅器と、前記第１のビット線対のそれぞれに
接続された前記メモリセルが選択されたとき前記第１の
ビット対を前記センス増幅器に接続する第１のスイッチ
回路と、前記＄２のビット線対のそれぞれに接続された
前記メモリセルが選択されたとき＾；１記第２のビット
線対を前記センス増幅器に接続する第２のスイッチ回路
と、該第２のスイッチ回路に対する第２の制御信号を１
１記第１のと、ト線対に対するプリチャージの制御信号
とする第１のプリチャージ回路と、前記第１のスイッチ
回路に対する第１の制御信号を前記腑２のビット線対に
対するプリチャージの制御信号とする第２のプリチー、
−ジ回路とを含んで構成される。
（作用）
本発明は、隣接づるビット線の電位を一定電位に固定し
て、隣接ビット線間相互容量の影響をなくすという技術
思想に基づいている。
て、隣接ビット線間相互容量の影響をなくすという技術
思想に基づいている。
すなわち、１本おきのビット線を活性化する分割ビット
線方式の半導体メモリで、隣接するヒツト線を態別にプ
リチャージ出来るようにし、非選択のビット線の電位を
読出し期間中プリチャーシレー°ルに保持し１、非選択
のビット線にシールド線の機能を持たせている。
線方式の半導体メモリで、隣接するヒツト線を態別にプ
リチャージ出来るようにし、非選択のビット線の電位を
読出し期間中プリチャーシレー°ルに保持し１、非選択
のビット線にシールド線の機能を持たせている。
（実施例）
次に、本発明の実施例について区画を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。
第１図に示す半導体メモリは、センス増幅器２と、第１
のピット線対を形成するビット線ＢＬＩおよびＢＬ３と
、第２のビット線対を形成するピッ）＃ＢＬ２およびＢ
Ｌ４と、そｊぞれのビット線に接続されるメモリセル１
−１〜１−４と、ワード線ＷＬ１〜ＷＬ４と、トランス
ファーゲートＴ！およびＴ３からなる第１のスイッチ回
路３と、トランスファーゲートＴ２およびＴ４からなる
第２のスイッチ回路４と、トランジスタＴ９および、
’ｒｔｉからなる第１のプリチャージ回路５と、トラ
ンジスタＴＩＯおよびＴｉ２からなる第２のプリチャー
ジ回路６とを含む。
のピット線対を形成するビット線ＢＬＩおよびＢＬ３と
、第２のビット線対を形成するピッ）＃ＢＬ２およびＢ
Ｌ４と、そｊぞれのビット線に接続されるメモリセル１
−１〜１−４と、ワード線ＷＬ１〜ＷＬ４と、トランス
ファーゲートＴ！およびＴ３からなる第１のスイッチ回
路３と、トランスファーゲートＴ２およびＴ４からなる
第２のスイッチ回路４と、トランジスタＴ９および、
’ｒｔｉからなる第１のプリチャージ回路５と、トラ
ンジスタＴＩＯおよびＴｉ２からなる第２のプリチャー
ジ回路６とを含む。
第１図におい°Ｃ、ワード線ＷＬＩが選択さｎ、た場合
を例に説明する。まず、ワード線ＷＬＩが高電位になる
前Ｋ、制御信号−Ｔ２を高電位から低電位に下げる。制
御信号φＴ２はビット線ＢＬ２とと、ト線ＢＬ４とをセ
ンス増幅器２に接続する第２のスイッチ回路４のトラン
スファーグー）Ｔ２およびＴ４をオン・オフ制御する第
２の制御信号であると共に、第１のプリチャージ回路５
のビット線ＢＬＩのプリチャージ用のトランジスタＴ９
およびピッ）線ＢＬ３のプリチャージ用のトランジスタ
Ｔ′１１をオン・オフ制御する制御信号でもある。従っ
て、制御信号φＴ２を低電位にすることにより、ビット
線ＢＬＩおよびビット線ＢＬ３は定電圧電源Ｖ（Ｃから
切離され、ビット線ＢＬ２およびビット線ＢＬ４はセン
ス増幅器２から切離される。
を例に説明する。まず、ワード線ＷＬＩが高電位になる
前Ｋ、制御信号−Ｔ２を高電位から低電位に下げる。制
御信号φＴ２はビット線ＢＬ２とと、ト線ＢＬ４とをセ
ンス増幅器２に接続する第２のスイッチ回路４のトラン
スファーグー）Ｔ２およびＴ４をオン・オフ制御する第
２の制御信号であると共に、第１のプリチャージ回路５
のビット線ＢＬＩのプリチャージ用のトランジスタＴ９
およびピッ）線ＢＬ３のプリチャージ用のトランジスタ
Ｔ′１１をオン・オフ制御する制御信号でもある。従っ
て、制御信号φＴ２を低電位にすることにより、ビット
線ＢＬＩおよびビット線ＢＬ３は定電圧電源Ｖ（Ｃから
切離され、ビット線ＢＬ２およびビット線ＢＬ４はセン
ス増幅器２から切離される。
一方、Ｎｌの制御信号である制御信号φτ！は高電位の
１ま保持される。制御信号φＴｔはビット線ＢＬｉとビ
ット線１３Ｌ３とをセンス増幅器２に接続する第１のス
イッチ回路３のトランスファーグ−）ＴＩおよびＴ３を
オン・オフ制御する信号であると共に、第２のグリチャ
ージ回路６のヒツト＠ＢＬｚのフリチャージ用のトラン
ジスタ’Ｉ’ＩＯおよびビット線ＢＬ４のプリチャージ
用のトランジスタＴ１２をオン・オフ制御する制御信号
でもある。
１ま保持される。制御信号φＴｔはビット線ＢＬｉとビ
ット線１３Ｌ３とをセンス増幅器２に接続する第１のス
イッチ回路３のトランスファーグ−）ＴＩおよびＴ３を
オン・オフ制御する信号であると共に、第２のグリチャ
ージ回路６のヒツト＠ＢＬｚのフリチャージ用のトラン
ジスタ’Ｉ’ＩＯおよびビット線ＢＬ４のプリチャージ
用のトランジスタＴ１２をオン・オフ制御する制御信号
でもある。
従って、制御信号φＴｔを低電位にし、制御信号φＴ１
を高電位に保っておくことにより、ビット線ＢＬＩとビ
ット線ＢＬ３とはセンス増幅器２に接続された状態にな
り、ビット線ＢＬ２とビット線ＢＬ４とはプリチャージ
状態、つまり定電圧電源ＶＣＣに接続された状態になる
。
を高電位に保っておくことにより、ビット線ＢＬＩとビ
ット線ＢＬ３とはセンス増幅器２に接続された状態にな
り、ビット線ＢＬ２とビット線ＢＬ４とはプリチャージ
状態、つまり定電圧電源ＶＣＣに接続された状態になる
。
この状態で、ワード線ＷＩ、１が高電位となり、メモリ
セル１＝１の情報がビット線ＢＬＩに読出される。この
時、上記したように、隣接するヒツト線ＢＬ２は定電位
に固定されているので、隣接ビット線間の相互容量が大
きくても電位変化はなく、シールド線とみなぜる。
セル１＝１の情報がビット線ＢＬＩに読出される。この
時、上記したように、隣接するヒツト線ＢＬ２は定電位
に固定されているので、隣接ビット線間の相互容量が大
きくても電位変化はなく、シールド線とみなぜる。
第１図では七ン；く増幅器１個分を示しているが、実際
には多数のセンス増幅器が並んでおり、第１図と同様に
ヒツト線を配置することにより、活性化されたと、・ト
線の岡隣りには必ず定電位に固定されたビット贋が存在
する。この定電位のビット線がシールド線の役目を果し
、活性化されたビット線同志の容量カップリングは無視
し得る。すなわち、メモリセルからの情報続出し時にお
ける隣接配線間の相互容量によるビット線信号電圧の損
失は大幅に軽減される。
には多数のセンス増幅器が並んでおり、第１図と同様に
ヒツト線を配置することにより、活性化されたと、・ト
線の岡隣りには必ず定電位に固定されたビット贋が存在
する。この定電位のビット線がシールド線の役目を果し
、活性化されたビット線同志の容量カップリングは無視
し得る。すなわち、メモリセルからの情報続出し時にお
ける隣接配線間の相互容量によるビット線信号電圧の損
失は大幅に軽減される。
ワード線ＷＬ２が選択された時に１よ、全く同様忙ピッ
ｔ・＠、 Ｂ ’ｓ−２及びビット線ＢＩ、４が活性化
さｎ１ビ、、）ｉＢＬｌとビット線ＢＬ３はプリチャー
ジ状態に保持され、上記と同様の動作になる。
ｔ・＠、 Ｂ ’ｓ−２及びビット線ＢＩ、４が活性化
さｎ１ビ、、）ｉＢＬｌとビット線ＢＬ３はプリチャー
ジ状態に保持され、上記と同様の動作になる。
なお、本実施例においては、プリチャージ制御信号とピ
ッ【線スイッチ回路制御信号と°と兼用しているため、
従来例に較べｔｉｔ制御信号用配線数も２本減少すると
いう利点も備えている。
ッ【線スイッチ回路制御信号と°と兼用しているため、
従来例に較べｔｉｔ制御信号用配線数も２本減少すると
いう利点も備えている。
（発吠の効果）
以上説明したように本発明の半導体メモリは、２組の対
をなすビット線を対ごとに入出力信号線として１個のセ
ンス増幅器に接続し、一方のビット線対に情報を読出す
とき他方のビット線対を高１、位に保つことにより、従
来より少い配線数で隣接ビット線間の相互容量が大きい
場合でもビット線の信号電圧の損失を減少できるという
効果がある。
をなすビット線を対ごとに入出力信号線として１個のセ
ンス増幅器に接続し、一方のビット線対に情報を読出す
とき他方のビット線対を高１、位に保つことにより、従
来より少い配線数で隣接ビット線間の相互容量が大きい
場合でもビット線の信号電圧の損失を減少できるという
効果がある。
第１区は本発明の一実施例の回路図、第２図は従来の半
導体メモリの一例の回路図である。 １−１．〜，１−４・・・・・・メモリセル、２・・・
・・・センス増幅器、３，４・・・・・・スイッチ回路
、５，６０．。 ・・・プリチャージ回路、ＢＬＩ、〜ＢＬ４・・・・・
・ピッ）［、ＴＩ、〜、Ｔ８・・・・・・トランスファ
ーゲート、Ｔ９．〜．Ｔ１２・−・・・・トラシ・ジス
タ、ｖｃｃ・・・・・・定電圧電源、ＷＬＩ、〜、ＷＬ
４・・・・・・ワード線、φ■ 、ψＩＳ ｅφ■２・
・・・・・制御信号、φ２・・・・・・プリチャージ信
号、φＳＥ・・・・・・活性化信号、φＴｌ ＋φＴ２
・・・・・・制御信号。 代理人 弁理士 内 原 ；讐ン、゛、、ｌ／′
導体メモリの一例の回路図である。 １−１．〜，１−４・・・・・・メモリセル、２・・・
・・・センス増幅器、３，４・・・・・・スイッチ回路
、５，６０．。 ・・・プリチャージ回路、ＢＬＩ、〜ＢＬ４・・・・・
・ピッ）［、ＴＩ、〜、Ｔ８・・・・・・トランスファ
ーゲート、Ｔ９．〜．Ｔ１２・−・・・・トラシ・ジス
タ、ｖｃｃ・・・・・・定電圧電源、ＷＬＩ、〜、ＷＬ
４・・・・・・ワード線、φ■ 、ψＩＳ ｅφ■２・
・・・・・制御信号、φ２・・・・・・プリチャージ信
号、φＳＥ・・・・・・活性化信号、φＴｌ ＋φＴ２
・・・・・・制御信号。 代理人 弁理士 内 原 ；讐ン、゛、、ｌ／′
Claims (1)
- 行をなすビット線と、列をなすワード線と、該ワード線
により選択されて前記ビット線との間で情報の出し入れ
を行う行および列状に配置されたメモリセルと、前記ビ
ット線のうちそれぞれ対をなす第１のビット線対および
第２のビット線対が対ごとにそれぞれ入出力信号線とな
るセンス増幅器と、前記第１のビット線対のそれぞれに
接続された前記メモリセルが選択されたとき前記第１の
ビット対を前記センス増幅器に接続する第１のスイッチ
回路と、前記第２のビット線対のそれぞれに接続された
前記メモリセルが選択されたとき前記第２のビット線対
を前記センス増幅器に接続する第２のスイッチ回路と、
該第２のスイッチ回路に対する第２の制御信号を前記第
１のビット線対に対するプリチャージの制御信号とする
第１のプリチャージ回路と、前記第１のスイッチ回路に
対する第１の制御信号を前記第２のビット線対に対する
プリチャージの制御信号とする第２のプリチャージ回路
とを含むことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211539A JPS6271094A (ja) | 1985-09-24 | 1985-09-24 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211539A JPS6271094A (ja) | 1985-09-24 | 1985-09-24 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6271094A true JPS6271094A (ja) | 1987-04-01 |
| JPH043595B2 JPH043595B2 (ja) | 1992-01-23 |
Family
ID=16607522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60211539A Granted JPS6271094A (ja) | 1985-09-24 | 1985-09-24 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6271094A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0291884A (ja) * | 1988-09-28 | 1990-03-30 | Toshiba Corp | 半導体記憶装置 |
| JPH02294990A (ja) * | 1989-04-20 | 1990-12-05 | Internatl Business Mach Corp <Ibm> | メモリ装置 |
| JPH04109492A (ja) * | 1990-08-29 | 1992-04-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH05101660A (ja) * | 1991-10-07 | 1993-04-23 | Nec Corp | ダイナミツク型半導体記憶装置 |
-
1985
- 1985-09-24 JP JP60211539A patent/JPS6271094A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0291884A (ja) * | 1988-09-28 | 1990-03-30 | Toshiba Corp | 半導体記憶装置 |
| JPH02294990A (ja) * | 1989-04-20 | 1990-12-05 | Internatl Business Mach Corp <Ibm> | メモリ装置 |
| JPH04109492A (ja) * | 1990-08-29 | 1992-04-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH05101660A (ja) * | 1991-10-07 | 1993-04-23 | Nec Corp | ダイナミツク型半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH043595B2 (ja) | 1992-01-23 |
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