JPH04109492A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04109492A JPH04109492A JP2227722A JP22772290A JPH04109492A JP H04109492 A JPH04109492 A JP H04109492A JP 2227722 A JP2227722 A JP 2227722A JP 22772290 A JP22772290 A JP 22772290A JP H04109492 A JPH04109492 A JP H04109492A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000003990 capacitor Substances 0.000 abstract description 13
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000005611 electricity Effects 0.000 abstract 1
- 239000000872 buffer Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特にプリチャージ回
路を有するダイナミック回路に関する。
路を有するダイナミック回路に関する。
従来の半導体集積回路のダイナミック回路におけるプリ
チャージ方式は、第３図の回路図およびその動作を説明
する第４図の波形図によって説明される。
チャージ方式は、第３図の回路図およびその動作を説明
する第４図の波形図によって説明される。
第３図のダイナミック回路の構成は、電源Ｖ。。
に接続されるプリチャージ・トランジスタＱ！１Ｑ６を
備え、これらプリチャージ・トランジスタＱ ｓ 、
Ｑ ６を制御するプリチャージ信号φｌをゲート入力と
して、信号線５，６に“Ｈ”レベルの電位を供給する。
備え、これらプリチャージ・トランジスタＱ ｓ 、
Ｑ ６を制御するプリチャージ信号φｌをゲート入力と
して、信号線５，６に“Ｈ”レベルの電位を供給する。
これら信号線５，６には、それぞれ直列に接続されたト
ランジスタＱ ＋ 、 Ｑ ２とトランジスタＱ３．Ｑ
４がおのおの接続されており、トランジスタＱ１〜Ｑ４
ゲート入力は、それぞれ信号１、信号φ２．信号φ２．
信号２が入力される。
ランジスタＱ ＋ 、 Ｑ ２とトランジスタＱ３．Ｑ
４がおのおの接続されており、トランジスタＱ１〜Ｑ４
ゲート入力は、それぞれ信号１、信号φ２．信号φ２．
信号２が入力される。
さらに、信号線５，６は、正相バッファＭ１．Ｍ２の入
力となり、正相バッファＭｌ、Ｍ２の出力信号３．４を
出力している。
力となり、正相バッファＭｌ、Ｍ２の出力信号３．４を
出力している。
このダイナミック回路におけるプリチャージ方式の動作
波形は、第４図に示される。ここでＴ ＋ ｒＴ３は信
号φ１がｎレベルの期間、Ｔ２＋ Ｔｔは信号φ２がｎ
レベルの期間を示す。
波形は、第４図に示される。ここでＴ ＋ ｒＴ３は信
号φ１がｎレベルの期間、Ｔ２＋ Ｔｔは信号φ２がｎ
レベルの期間を示す。
この波形図に示す期間Ｔ１では、プリチャージ信号φ１
が“Ｈ”レベルのため、トランジスタＱ５１Ｑｓはオン
状態となり“Ｈ″レベル電位がかかり、信号線５，６の
それぞれの配線容量Ｃ２，Ｃ３を充電して、信号線５，
６を“Ｈ”レベルにし、正相バッファＭｌ、Ｍ２を介し
て圧力信号３，４に“Ｈ″レベル出力する。
が“Ｈ”レベルのため、トランジスタＱ５１Ｑｓはオン
状態となり“Ｈ″レベル電位がかかり、信号線５，６の
それぞれの配線容量Ｃ２，Ｃ３を充電して、信号線５，
６を“Ｈ”レベルにし、正相バッファＭｌ、Ｍ２を介し
て圧力信号３，４に“Ｈ″レベル出力する。
次の期間Ｔ２まで信号線５，６は、′Ｈ′ルベルを保持
し、期間Ｔ２では、信号φ２がＩＩＨ″レベルのため、
トランジスタＱｚ、Ｑｓをオン状態とし、さらに、信号
１，２はそれぞれ“Ｈ”レベル。
し、期間Ｔ２では、信号φ２がＩＩＨ″レベルのため、
トランジスタＱｚ、Ｑｓをオン状態とし、さらに、信号
１，２はそれぞれ“Ｈ”レベル。
“Ｌ″レベルため、トランジスタＱ＋をオン状態に、ト
ランジスタＱ４をオフ状態にさせる。このとき、トラン
ジスタＱ ＋ 、 Ｑ ２は、共にオン状態のため、信
号線５の配線容ｊｔｃ２の電荷を放電させ信号線５をＬ
” レベルにし、正相バッファＭ１を介して出力信号３
に“Ｌ”レベルを出力する。
ランジスタＱ４をオフ状態にさせる。このとき、トラン
ジスタＱ ＋ 、 Ｑ ２は、共にオン状態のため、信
号線５の配線容ｊｔｃ２の電荷を放電させ信号線５をＬ
” レベルにし、正相バッファＭ１を介して出力信号３
に“Ｌ”レベルを出力する。
また、トランジスタＱ３．Ｑ、はそれぞれオン状態、オ
フ状態のため、信号線６の配線容量Ｃ３の電位を保持し
、正相バッファ量２出力信号４０″Ｈ”レベルは変化し
ない。
フ状態のため、信号線６の配線容量Ｃ３の電位を保持し
、正相バッファ量２出力信号４０″Ｈ”レベルは変化し
ない。
信号線５，６および正相バッファ出力信号３゜４は期間
Ｔ３までおのおの°゛Ｌ”レベルあるいは“Ｈｎレベル
を保持し、期間Ｔ３では、プリチャージ信号φ１が“Ｈ
″レベルため、トランジスタＱ、Ｑｓはオン状態となり
、Ｈ”レベルの電位がかかり、信号線５，６のそれぞれ
の配線容量Ｃ２，Ｃ３を再度充電し、信号線５，６を゛
′Ｈパレベルにし、正相バッファＭｌ、Ｍ２を介して出
力信号３，４に“Ｈ”レベルを出力する。
Ｔ３までおのおの°゛Ｌ”レベルあるいは“Ｈｎレベル
を保持し、期間Ｔ３では、プリチャージ信号φ１が“Ｈ
″レベルため、トランジスタＱ、Ｑｓはオン状態となり
、Ｈ”レベルの電位がかかり、信号線５，６のそれぞれ
の配線容量Ｃ２，Ｃ３を再度充電し、信号線５，６を゛
′Ｈパレベルにし、正相バッファＭｌ、Ｍ２を介して出
力信号３，４に“Ｈ”レベルを出力する。
信号線５，６および正相バッファ出力信号３゜４は、次
の期間Ｔ４まで“Ｈ”レベルを保持し、期間Ｔ４では、
信号φ２がＨ”レベルのため、トランジスタＱ ２ 、
Ｑ ３をオン状態とし、さらに信号１．２は、ソレソ
れＬ”レベル、Ｈ”レベルのため、トランジスタＱ１を
オフ状態に、トランジスタＱ４をオン状態にさせる。こ
のとき、トランジスタＱ ３ 、 Ｑ ｓは共にオン状
態のため、信号線６の配線容量Ｃ３の電荷を放電させ信
号線６を“Ｌ”レベルにし、正相バッファＭ２を介して
出力信号４に“Ｌ″レベル出力する。また、トランジス
タＱ ＋ 、 Ｑ ｔはそれぞれオフ状態、オン状態の
ため、信号線５の配線容量Ｃ２の電位を保持し、正相バ
ッファ量１出力信号３の“Ｈ”レベルは変化しない。
の期間Ｔ４まで“Ｈ”レベルを保持し、期間Ｔ４では、
信号φ２がＨ”レベルのため、トランジスタＱ ２ 、
Ｑ ３をオン状態とし、さらに信号１．２は、ソレソ
れＬ”レベル、Ｈ”レベルのため、トランジスタＱ１を
オフ状態に、トランジスタＱ４をオン状態にさせる。こ
のとき、トランジスタＱ ３ 、 Ｑ ｓは共にオン状
態のため、信号線６の配線容量Ｃ３の電荷を放電させ信
号線６を“Ｌ”レベルにし、正相バッファＭ２を介して
出力信号４に“Ｌ″レベル出力する。また、トランジス
タＱ ＋ 、 Ｑ ｔはそれぞれオフ状態、オン状態の
ため、信号線５の配線容量Ｃ２の電位を保持し、正相バ
ッファ量１出力信号３の“Ｈ”レベルは変化しない。
上述した従来の半導体集積回路のダイナミック回路にお
けるプリチャージ回路では、近年のように微細化が進み
、配線間隔が狭くなると、配線間容量が増大し、第４図
の信号線５，６間の配線間容ｆｆ１ｃ１１が著しく増加
する。このため、期間Ｔ、で信号φ２が“Ｈ”レベルに
なったとき、トランジスタＱ、、Ｑｓは、オン状態にな
り、さらに信号１．２がそれぞれ“Ｈ”レベル、Ｌ”レ
ベルのため、トランジスタＱ、は、オン状態にトランジ
スタＱ４はオフ状態になっている。このときトランジス
タＱ１．Ｑ２は共にオン状態のため、信号線５の配線容
量Ｃ２の電荷を放電させ信号線５を“Ｌ“レベルにし、
正相バッファＭ１を介して出力信号３に“Ｌ″レベル圧
力せる。同時に、信号線６は、トランジスタＱ、がオフ
状態であるにもかかわらず配線間容量Ｃ１ｌの影響によ
り、Ｈ”レベルを保持している信号線６の配線容量Ｃ３
の電荷も放電してしまい信号線６のレベルが下がり、信
号線６を入力とする正相バッファＭ２の閾値電圧以下に
なると出力信号４が′Ｌ”レベルを出力し、第４図の点
線で示す波形となＦ）誤動作を生じる。
けるプリチャージ回路では、近年のように微細化が進み
、配線間隔が狭くなると、配線間容量が増大し、第４図
の信号線５，６間の配線間容ｆｆ１ｃ１１が著しく増加
する。このため、期間Ｔ、で信号φ２が“Ｈ”レベルに
なったとき、トランジスタＱ、、Ｑｓは、オン状態にな
り、さらに信号１．２がそれぞれ“Ｈ”レベル、Ｌ”レ
ベルのため、トランジスタＱ、は、オン状態にトランジ
スタＱ４はオフ状態になっている。このときトランジス
タＱ１．Ｑ２は共にオン状態のため、信号線５の配線容
量Ｃ２の電荷を放電させ信号線５を“Ｌ“レベルにし、
正相バッファＭ１を介して出力信号３に“Ｌ″レベル圧
力せる。同時に、信号線６は、トランジスタＱ、がオフ
状態であるにもかかわらず配線間容量Ｃ１ｌの影響によ
り、Ｈ”レベルを保持している信号線６の配線容量Ｃ３
の電荷も放電してしまい信号線６のレベルが下がり、信
号線６を入力とする正相バッファＭ２の閾値電圧以下に
なると出力信号４が′Ｌ”レベルを出力し、第４図の点
線で示す波形となＦ）誤動作を生じる。
また、期間Ｔ４でも信号φ２が“Ｈ”レベルのき、トラ
ンジスタＱ ２ 、 Ｑ ３はオン状態になり、さらに
信号１，２がそれぞれ“Ｌ”レベル、“Ｈ”レベルのた
め、トランジスタＱ、はオフ状態にトランジスタＱ４は
、オン状態になっている。このとき、トランジスタＱ１
．Ｑ、は共にオン状態のため、信号線６の配線容量Ｃ３
の電荷を放電させ信号線６を“Ｌ″レベルし、正相バッ
ファＭ２を介して出力信号４に“Ｌ″レベル出力させる
。同時に、信号線５は、トランジスタＱ１がオフ状態で
あるにもかかわらず配線間容量Ｃ１ｌの影響により“Ｈ
″レベル保持している信号線５の配線容量Ｃ２の電荷も
放電してしまい信号線５のレベルが下がり、信号線５を
入力とする正相バッファＭ１の閾値電圧以下になると出
力信号３は、′Ｌ”レベルを出力し、第４図の点線で示
す波形となり、誤動作を生じる。
ンジスタＱ ２ 、 Ｑ ３はオン状態になり、さらに
信号１，２がそれぞれ“Ｌ”レベル、“Ｈ”レベルのた
め、トランジスタＱ、はオフ状態にトランジスタＱ４は
、オン状態になっている。このとき、トランジスタＱ１
．Ｑ、は共にオン状態のため、信号線６の配線容量Ｃ３
の電荷を放電させ信号線６を“Ｌ″レベルし、正相バッ
ファＭ２を介して出力信号４に“Ｌ″レベル出力させる
。同時に、信号線５は、トランジスタＱ１がオフ状態で
あるにもかかわらず配線間容量Ｃ１ｌの影響により“Ｈ
″レベル保持している信号線５の配線容量Ｃ２の電荷も
放電してしまい信号線５のレベルが下がり、信号線５を
入力とする正相バッファＭ１の閾値電圧以下になると出
力信号３は、′Ｌ”レベルを出力し、第４図の点線で示
す波形となり、誤動作を生じる。
この従来の半導体集積回路のダイナミック回路では、プ
リチャージ信号φ１が”Ｈ″レベルとき、信号線５，６
は、“Ｈ″レベル電位となるため配線容量Ｃ２，Ｃ３に
電荷を充電するが、その後一方の信号線の配線容量を接
地レベルに電荷を放電するとき、その信号線の配線容量
の電荷のみを放電するばかりではなく、配線間容量Ｃ１
ｌにより、他方の信号線の配線容量の電荷までも放電し
てしまうという多大の影響を与えていた。このように半
導体集積回路のダイナミック回路のプリチャージ回路に
おいて、配線間容量が大きな平行配線の場合には、誤動
作する欠点があった。
リチャージ信号φ１が”Ｈ″レベルとき、信号線５，６
は、“Ｈ″レベル電位となるため配線容量Ｃ２，Ｃ３に
電荷を充電するが、その後一方の信号線の配線容量を接
地レベルに電荷を放電するとき、その信号線の配線容量
の電荷のみを放電するばかりではなく、配線間容量Ｃ１
ｌにより、他方の信号線の配線容量の電荷までも放電し
てしまうという多大の影響を与えていた。このように半
導体集積回路のダイナミック回路のプリチャージ回路に
おいて、配線間容量が大きな平行配線の場合には、誤動
作する欠点があった。
本発明の目的は、平行配線のプリチャージ期間をおのお
の相異なる期間でプリチャージすることにより、上記欠
点を解決し、配線間容量の影響による誤動作が起こらな
いようにしたプリチャージ方式のダイナミック回路を含
む半導体集積回路を提供することにある。
の相異なる期間でプリチャージすることにより、上記欠
点を解決し、配線間容量の影響による誤動作が起こらな
いようにしたプリチャージ方式のダイナミック回路を含
む半導体集積回路を提供することにある。
本発明の構成は、半導体チップ上に平行に配線される互
いに隣り合った信号線に、それぞれＭＯＳトランジスタ
によりプリチャージ回路を設けたダイナミック回路を有
する半導体集積回路において、前記各プリチャージ用Ｍ
ＯＳトランジスタのゲート入力に正相信号と逆相信号と
を入力させ、前記隣り合った信号線に相異なる期間でプ
リチャージさせるようにしたことを特徴とする。
いに隣り合った信号線に、それぞれＭＯＳトランジスタ
によりプリチャージ回路を設けたダイナミック回路を有
する半導体集積回路において、前記各プリチャージ用Ｍ
ＯＳトランジスタのゲート入力に正相信号と逆相信号と
を入力させ、前記隣り合った信号線に相異なる期間でプ
リチャージさせるようにしたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図（ａ） 、 （ｂ）は本発明の一実施例の部分お
よび全体を示す回路図、第２図はその動作波形図である
。本実施例は、ＩＣチップ上に平行して配線されるプリ
チャージ信号線で互に隣りあった信号線を相異る期間で
プリチャージするプリチャージ回路を有している。
よび全体を示す回路図、第２図はその動作波形図である
。本実施例は、ＩＣチップ上に平行して配線されるプリ
チャージ信号線で互に隣りあった信号線を相異る期間で
プリチャージするプリチャージ回路を有している。
第１図（ｂ）の構成例に示すように、プリチャージすべ
き信号線１９〜２２には、プリチャージトランジスタＱ
、。〜Ｑ＋３が接続され、これらプリチャージトランジ
スタＱ１゜〜Ｑ１３は全て電源ＶＣＣにも接続されてお
り、プリチャージトランジスタのゲート入力にはそれぞ
れ信号φ１．φ２の相異なる信号が入力されている。さ
らにプリチャージ後、これら信号線１９〜２２にデータ
を圧力するために、２個のトランジスタＱ、、、Ｑｔｓ
： Ｑ、、。
き信号線１９〜２２には、プリチャージトランジスタＱ
、。〜Ｑ＋３が接続され、これらプリチャージトランジ
スタＱ１゜〜Ｑ１３は全て電源ＶＣＣにも接続されてお
り、プリチャージトランジスタのゲート入力にはそれぞ
れ信号φ１．φ２の相異なる信号が入力されている。さ
らにプリチャージ後、これら信号線１９〜２２にデータ
を圧力するために、２個のトランジスタＱ、、、Ｑｔｓ
： Ｑ、、。
Ｑｒｒ ＊ Ｑｒｒ、 Ｑ＋ｓ ： Ｑ２゜、Ｑ２、が
それぞれ直列に接続されており、直列に接続された端が
接地されている。同時に、直列に接続された２つのトラ
ンジスタのゲート入力にはデータを入力するデータ信号
１２．１４．１６．１．８とデータをプリチャージした
信号線へ出力する制御信号１１，１３，１５゜１７が入
力されている。
それぞれ直列に接続されており、直列に接続された端が
接地されている。同時に、直列に接続された２つのトラ
ンジスタのゲート入力にはデータを入力するデータ信号
１２．１４．１６．１．８とデータをプリチャージした
信号線へ出力する制御信号１１，１３，１５゜１７が入
力されている。
第１図（ｂ）のダイナミック回路のプリチャージ回路は
、電源Ｖ。０に接続されたプリチャージ・トランジスタ
Ｑｓ、Ｑｓを備え、それぞれプリチャージされる信号線
５，６にも接続されており、トランジスタＱ５のゲート
入力には信号φ１をトランジスタＱ６のゲート入力には
、信号φ２を入力し、おのおの互に相異なる信号となっ
ている。また、信号線５，６にはそれぞれ直列に接続さ
れたトランジスタＱ、、Ｑ２とトランジスタＱ ｉ 、
Ｑ ４がおのおの接続されており、直列に接続された
トランジスタの端には、接地されている。これらのトラ
ンジスタＱ１〜Ｑ４のゲート入力は、それぞれ信号１、
信号φ２．信号φ１．信号２が入力されている。さらに
、信号線５，６は正相バッファＭｌ。
、電源Ｖ。０に接続されたプリチャージ・トランジスタ
Ｑｓ、Ｑｓを備え、それぞれプリチャージされる信号線
５，６にも接続されており、トランジスタＱ５のゲート
入力には信号φ１をトランジスタＱ６のゲート入力には
、信号φ２を入力し、おのおの互に相異なる信号となっ
ている。また、信号線５，６にはそれぞれ直列に接続さ
れたトランジスタＱ、、Ｑ２とトランジスタＱ ｉ 、
Ｑ ４がおのおの接続されており、直列に接続された
トランジスタの端には、接地されている。これらのトラ
ンジスタＱ１〜Ｑ４のゲート入力は、それぞれ信号１、
信号φ２．信号φ１．信号２が入力されている。さらに
、信号線５，６は正相バッファＭｌ。
Ｍ２の入力となり、正相バッファＭｌ、Ｍ２の出力信号
３，４として出力され、この信号４をシフトさせるため
信号φ１．φ２で制御するシフト回路１０を介して出力
信号７として出力している。
３，４として出力され、この信号４をシフトさせるため
信号φ１．φ２で制御するシフト回路１０を介して出力
信号７として出力している。
第２図の波形図の期間Ｔ１では、信号φ１２信号φ２が
それぞれ“Ｈ”レベル ＩＩＬ″レベルのため、トラン
ジスタＱｓ、Ｑｓはオン状態にトランジスタＱ ２ 、
Ｑ ａはオフ状態となり、信号線５にはＨ”レベルの
電位で配線容量Ｃ２に電荷を充電して、信号線５を“Ｈ
”レベルにし、正相バッファＭｌを介して出力信号３に
“Ｈ”レベルを出力する。一方、信号線６は信号２がＬ
”レベルなのでトランジスタＱ４がオフ状態となり、同
時にトランジスタＱ６もオフ状態なので配線容ＪｆＬＣ
３の電荷を維持しレベルを保持して、正相バッファＭ２
を介して出力信号４に出力する。
それぞれ“Ｈ”レベル ＩＩＬ″レベルのため、トラン
ジスタＱｓ、Ｑｓはオン状態にトランジスタＱ ２ 、
Ｑ ａはオフ状態となり、信号線５にはＨ”レベルの
電位で配線容量Ｃ２に電荷を充電して、信号線５を“Ｈ
”レベルにし、正相バッファＭｌを介して出力信号３に
“Ｈ”レベルを出力する。一方、信号線６は信号２がＬ
”レベルなのでトランジスタＱ４がオフ状態となり、同
時にトランジスタＱ６もオフ状態なので配線容ＪｆＬＣ
３の電荷を維持しレベルを保持して、正相バッファＭ２
を介して出力信号４に出力する。
次の期間Ｔ２では、信号φ１．信号φ２がそれぞれＬ”
レベル ”Ｈ″レベルため、トランジスタＱ！、Ｑ６は
オフ状態にトランジスタＱ２゜Ｑｌはオン状態となり、
信号線６には“Ｈ″レベル電位で配線容量Ｃ３に電荷を
充電して、信号線６を“Ｈ″レベルし、正相バッファＭ
２ ヲ介して出力信号４に”Ｈ″レベル出力する。
レベル ”Ｈ″レベルため、トランジスタＱ！、Ｑ６は
オフ状態にトランジスタＱ２゜Ｑｌはオン状態となり、
信号線６には“Ｈ″レベル電位で配線容量Ｃ３に電荷を
充電して、信号線６を“Ｈ″レベルし、正相バッファＭ
２ ヲ介して出力信号４に”Ｈ″レベル出力する。
方、信号線５は、信号が“Ｈ″レベルためトランジスタ
Ｑ、がオン状態となり、同時にトランジスタＱ２もオン
状態ななで配線容量Ｃ２の電荷を放電させ、信号線５を
“Ｌ″レベルし、正相バッファＭ１を介して出力信号３
に″Ｌ″レベルを出力させる。
Ｑ、がオン状態となり、同時にトランジスタＱ２もオン
状態ななで配線容量Ｃ２の電荷を放電させ、信号線５を
“Ｌ″レベルし、正相バッファＭ１を介して出力信号３
に″Ｌ″レベルを出力させる。
次の期間Ｔ、では、信号φ１．信号φ２がそれぞれ“Ｈ
”レベル ｕＬ”レベルのため、トランジスタＱ８．Ｑ
ｓはオン状態にトランジスタＱ２゜Ｑ、はオフ状態とな
り、信号線５には゛Ｈ″レベルの電荷で配線容量Ｃ２に
電荷を充電して信号線５を“Ｈ″レベルし、正相バッフ
ァＭ１を介して出力信号３に“Ｈ”レベルを出力する。
”レベル ｕＬ”レベルのため、トランジスタＱ８．Ｑ
ｓはオン状態にトランジスタＱ２゜Ｑ、はオフ状態とな
り、信号線５には゛Ｈ″レベルの電荷で配線容量Ｃ２に
電荷を充電して信号線５を“Ｈ″レベルし、正相バッフ
ァＭ１を介して出力信号３に“Ｈ”レベルを出力する。
一方、信号線６は、信号が２が“Ｈ″レベルのでトラン
ジスタＱ、がオン状態となり、同時にトランジスタＱ、
もオン状態なので配線容量Ｃ３の電荷を放電させ信号線
６を“Ｌ″レベルし、正相バッファＭ２を介して出力信
号４に“Ｌ”レベルを出力させる。この出力信号４はシ
フト回路１０の入力となり、信号φ１が“ＨＩ＋レベル
で出力信号４のＨ”レベルを取り込む。
ジスタＱ、がオン状態となり、同時にトランジスタＱ、
もオン状態なので配線容量Ｃ３の電荷を放電させ信号線
６を“Ｌ″レベルし、正相バッファＭ２を介して出力信
号４に“Ｌ”レベルを出力させる。この出力信号４はシ
フト回路１０の入力となり、信号φ１が“ＨＩ＋レベル
で出力信号４のＨ”レベルを取り込む。
さらに、期間Ｔ４では、信号φｌ、信号φ２がそれぞれ
″Ｌ″レベル ＩＪＨ″レベルのため、トランジスタＱ
ｓ、Ｑｓはオフ状態にトランジスタＱ２１Ｑ６状態とな
り、信号線６には、′Ｈ”レベルの電位で配線容量Ｃ３
に電荷を充電して、信号線６を“Ｈ”レベルにし、正相
バッファＭ２を介して出力信号４に“Ｈ”レベルを出力
し、シフト回路１０の出力信号７は、期間Ｔ、に取り込
んだ出力信号４の“Ｌ”レベルを、信号φ２が″Ｈ″レ
ベルのとき出力信号７に“Ｌ″レベル出力させる。一方
、信号線５は信号１が“Ｌ”レベルなのでトランジスタ
Ｑ１がオフ状態となり、同時にトランジスタＱ、もオフ
状態なので配線容量ｃ２の電荷を維持し、”Ｈ”レベル
を保持して、正相バッファＭｌを介して出力信号３に°
゛Ｈ”レベルを出力する。
″Ｌ″レベル ＩＪＨ″レベルのため、トランジスタＱ
ｓ、Ｑｓはオフ状態にトランジスタＱ２１Ｑ６状態とな
り、信号線６には、′Ｈ”レベルの電位で配線容量Ｃ３
に電荷を充電して、信号線６を“Ｈ”レベルにし、正相
バッファＭ２を介して出力信号４に“Ｈ”レベルを出力
し、シフト回路１０の出力信号７は、期間Ｔ、に取り込
んだ出力信号４の“Ｌ”レベルを、信号φ２が″Ｈ″レ
ベルのとき出力信号７に“Ｌ″レベル出力させる。一方
、信号線５は信号１が“Ｌ”レベルなのでトランジスタ
Ｑ１がオフ状態となり、同時にトランジスタＱ、もオフ
状態なので配線容量ｃ２の電荷を維持し、”Ｈ”レベル
を保持して、正相バッファＭｌを介して出力信号３に°
゛Ｈ”レベルを出力する。
以上説明したように、第１図のダイナミック回路におけ
るプリチャージ方式では、互いに隣り合う配線のプリチ
ャージする期間を変えることでプリチャージされる信号
線５，６の配線容ＪＩＣ２゜Ｃ３のどちらか一方の配線
容量の電荷が放電されるとき、あるいは“Ｈ”レベルを
保持しているときもう一方の配線容量は電荷を充電して
いるため、配線間容量ＣＩによる影響を受けることがな
本実施例では、ＭＯＳトランジスタでプリチャージされ
る信号線が２本の場合について述べたが、０ＭＯ８及び
Ｐチャネル型ＭＯ３トランジスタの構成や、プリチャー
ジされる信号線の数が増えても、互いに隣り合う配線の
プリチャージ期間を変えることで配線間容量の影響をな
くすことは、容易にできる。
るプリチャージ方式では、互いに隣り合う配線のプリチ
ャージする期間を変えることでプリチャージされる信号
線５，６の配線容ＪＩＣ２゜Ｃ３のどちらか一方の配線
容量の電荷が放電されるとき、あるいは“Ｈ”レベルを
保持しているときもう一方の配線容量は電荷を充電して
いるため、配線間容量ＣＩによる影響を受けることがな
本実施例では、ＭＯＳトランジスタでプリチャージされ
る信号線が２本の場合について述べたが、０ＭＯ８及び
Ｐチャネル型ＭＯ３トランジスタの構成や、プリチャー
ジされる信号線の数が増えても、互いに隣り合う配線の
プリチャージ期間を変えることで配線間容量の影響をな
くすことは、容易にできる。
以上説明したように本発明は、ウェハー製造後、平行し
て配線され、チャージされる信号線のプリチャージ期間
を相互する信号で異なる肋間にプリチャージさせるよう
に構成することによって配線間容量の影響をなくすこと
が出来るという効果がある。
て配線され、チャージされる信号線のプリチャージ期間
を相互する信号で異なる肋間にプリチャージさせるよう
に構成することによって配線間容量の影響をなくすこと
が出来るという効果がある。
第１図（ａ） 、 （ｂ）は、本発明の一実施例を示し
た部分および全体の回路図、第２図は第１図（ａ）の動
作を示す波形図、第３図は従来の半導体集積回路のダイ
ナミック回路の一例を示した回路図、第４図は第３図の
動作を示す波形図である。 Ｑ＋〜Ｑａ、Ｑ３−、Ｑｉ−、Ｑｔｏ〜Ｑｚビー・・Ｍ
ＯＳトランジスタ、Ｍｌ、Ｍ２・・・・・・正相バッフ
ァ回路、Ｃ１，Ｃ１１・・・・・・配線間容量、Ｃ２，
Ｃ３・・・・・・配線容量、φ１．φ２・・・・・・ク
ロック信号、１，２゜１２．１４，１６．１８・・・・
・・プリチャージ後データを入力するデータ信号、１１
，１３，１５．１７・・・・・・プリチャージ後データ
をプリチャージした信号線に出力する制御信号、２，５
．６・・・・・・プリチャージされる信号線、３，４・
・・・・・正相バッファ回路の出力信号、７・・・・・
・シフト回路の出力信号。 代理人 弁理士 内 原 晋 ＋１ □ｔ ′ｖ−２（支）
た部分および全体の回路図、第２図は第１図（ａ）の動
作を示す波形図、第３図は従来の半導体集積回路のダイ
ナミック回路の一例を示した回路図、第４図は第３図の
動作を示す波形図である。 Ｑ＋〜Ｑａ、Ｑ３−、Ｑｉ−、Ｑｔｏ〜Ｑｚビー・・Ｍ
ＯＳトランジスタ、Ｍｌ、Ｍ２・・・・・・正相バッフ
ァ回路、Ｃ１，Ｃ１１・・・・・・配線間容量、Ｃ２，
Ｃ３・・・・・・配線容量、φ１．φ２・・・・・・ク
ロック信号、１，２゜１２．１４，１６．１８・・・・
・・プリチャージ後データを入力するデータ信号、１１
，１３，１５．１７・・・・・・プリチャージ後データ
をプリチャージした信号線に出力する制御信号、２，５
．６・・・・・・プリチャージされる信号線、３，４・
・・・・・正相バッファ回路の出力信号、７・・・・・
・シフト回路の出力信号。 代理人 弁理士 内 原 晋 ＋１ □ｔ ′ｖ−２（支）
Claims (1)
- 半導体チップ上に平行に配線される互いに隣り合った
信号線に、それぞれＭＯＳトランジスタによりプリチャ
ージ回路を設けたダイナミック回路を有する半導体集積
回路において、前記プリチャージ用ＭＯＳトランジスタ
のゲート入力に正相信号と逆相信号とを入力させ、前記
隣り合った信号線に相異なる期間でプリチャージさせる
ようにしたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227722A JPH04109492A (ja) | 1990-08-29 | 1990-08-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227722A JPH04109492A (ja) | 1990-08-29 | 1990-08-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04109492A true JPH04109492A (ja) | 1992-04-10 |
Family
ID=16865333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227722A Pending JPH04109492A (ja) | 1990-08-29 | 1990-08-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04109492A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255591A (ja) * | 1985-05-08 | 1986-11-13 | Nec Corp | 半導体メモリ |
| JPS6271094A (ja) * | 1985-09-24 | 1987-04-01 | Nec Corp | 半導体メモリ |
-
1990
- 1990-08-29 JP JP2227722A patent/JPH04109492A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255591A (ja) * | 1985-05-08 | 1986-11-13 | Nec Corp | 半導体メモリ |
| JPS6271094A (ja) * | 1985-09-24 | 1987-04-01 | Nec Corp | 半導体メモリ |
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