JPS6284836U - - Google Patents

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JPS6284836U
JPS6284836U JP17457885U JP17457885U JPS6284836U JP S6284836 U JPS6284836 U JP S6284836U JP 17457885 U JP17457885 U JP 17457885U JP 17457885 U JP17457885 U JP 17457885U JP S6284836 U JPS6284836 U JP S6284836U
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  • Signal Processing For Digital Recording And Reproducing (AREA)

Description

【図面の簡単な説明】
第１図は本考案の非同期データ書き込み読み出
し回路の構成を示す図、第２図は同、ランダムア
クセスメモリの書き込み、読み出し動作が実行さ
れるアドレスを示す図、第３図は同、入力データ
の書き込み、読み出し動作とその出力との関係を
示す図、第４図は従来の非同期データ書き込み読
み出し回路の構成を示す図である。 １……書き込み用アドレスカウンタ、２……読
み出し用アドレスカウンタ、３……アドレスセレ
クタ、４……ランダムアクセスメモリ、５……入
力バツフア回路、６……ラツチ回路、７……反転
手段、８……インバータ回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 (イ) 書き込みアドレスクロツクＷａをカウント
    して、 〔Ｗｎ Ｗｎ―１…Ｗｉ…Ｗ２ Ｗ１〕 なるカウント出力を出力する書き込み用アドレ
    スカウンタ１。 (ロ) 読み出しアドレスクロツクＲａをカウント
    して、 〔Ｒｎ Ｒｎ―１…Ｒｉ…Ｒ２ Ｒ１〕 なるカウント出力を出力する読み出し用アドレ
    スカウンタ２。 (ハ) 上記書き込み用アドレスカウンタ１、読み
    出し用アドレスカウンタ２のカウント出力を選択
    して、当該カウント出力によりランダムアクセス
    メモリ４の書き込み、読み出しが実行されるアド
    レス 〔Ｗｎ Ｗｎ―１…Ｗｉ…Ｗ２ Ｗ１〕 または 〔Ｒｎ Ｒｎ―１…Ｒｉ…Ｒ２ Ｒ１〕 をセレクトするアドレスセレクタ３。 (ニ) ランダムアクセスメモリ４。 からなり、入力データを上記書き込みアドレスク
    ロツクＷａに同期して形成された書き込み信号Ｗ
    ｒに同期して上記ランダムアクセスメモリ４の指
    定のアドレスに逐次書き込み、指定のアドレスに
    書き込まれた入力データを上記読み出しアドレス
    クロツクＲａに同期して形成されたラツチ信号Ｒ
    ｒに同期して逐状読み出すように構成において、 (ホ) 上記書き込み用アドレスカウンタ１のカウ
    ント出力 〔Ｗｎ Ｗｎ―１…Ｗｉ…Ｗ２ Ｗ１〕 の所定の桁のビツト出力〔Ｗｉ〕を反転して、 〔Ｗｎ Ｗｎ―１……Ｗ２ Ｗ１〕 なる出力を得る反転手段７。 を具備し、当該反転手段７の出力 〔Ｗｎ Ｗｎ―１……Ｗ２ Ｗ１〕 によつて指定されるランダムアクセスメモリ４の
    アドレスから入力データを逐次書き込むとともに
    、上記読み出し用アドレスカウンタ２のカウント
    出力 〔Ｒｎ Ｒｎ―１…Ｒｉ…Ｒ２ Ｒ１〕 によつて指定されるランダムアクセスメモリ４の
    アドレスから入力データを逐次読み出すことを特
    徴とする非同期データ書き込み読み出し回路。
JP17457885U 1985-11-13 1985-11-13 Expired JPH0241693Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP17457885U JPH0241693Y2 (ja) 1985-11-13 1985-11-13

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Application Number Priority Date Filing Date Title
JP17457885U JPH0241693Y2 (ja) 1985-11-13 1985-11-13

Publications (2)

Publication Number Publication Date
JPS6284836U true JPS6284836U (ja) 1987-05-30
JPH0241693Y2 JPH0241693Y2 (ja) 1990-11-07

Family

ID=31113092

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JP17457885U Expired JPH0241693Y2 (ja) 1985-11-13 1985-11-13

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JPH0241693Y2 (ja) 1990-11-07

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