JPS6273345A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6273345A JPS6273345A JP60212520A JP21252085A JPS6273345A JP S6273345 A JPS6273345 A JP S6273345A JP 60212520 A JP60212520 A JP 60212520A JP 21252085 A JP21252085 A JP 21252085A JP S6273345 A JPS6273345 A JP S6273345A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、仮想アドレスを実アドレスに変換するアド
レス変換回路を主記憶装置側に有し、ストアスルー方式
のキャッシュメモリをＣＰＵに有する仮想メモリ方式の
情報処理装置に係り、特にライトコマンド実行時の命令
実行制御方式に関する。
レス変換回路を主記憶装置側に有し、ストアスルー方式
のキャッシュメモリをＣＰＵに有する仮想メモリ方式の
情報処理装置に係り、特にライトコマンド実行時の命令
実行制御方式に関する。
［発明の技術的背景とその問題点］
この種情報処理装置では、主記憶装置へのアクセスを指
定するコマンドが与えられると、対象となる仮想アドレ
スを用いたディレクトリチェックがＣＰＵ内のキャッシ
ュ機構（内のディレクトリチェック回路）で行なわれる
。そしてこのディレクトリチェック結果およびコマンド
種別（リード／ライト）により、以下に述べる処理が行
なわれる。
定するコマンドが与えられると、対象となる仮想アドレ
スを用いたディレクトリチェックがＣＰＵ内のキャッシ
ュ機構（内のディレクトリチェック回路）で行なわれる
。そしてこのディレクトリチェック結果およびコマンド
種別（リード／ライト）により、以下に述べる処理が行
なわれる。
■リードの場合
キャツシュヒツトであれば、キャッシュメモリからのデ
ータ読出しが行なわれる。この場合、主記憶装置へのメ
モリアクセスは行なわれない。
ータ読出しが行なわれる。この場合、主記憶装置へのメ
モリアクセスは行なわれない。
これに対してキャッシュにヒツトしないときく即ちキャ
ッシュミスのとき）は、リードコマンドと共に仮想アド
レスが主記憶装置に転送される。
ッシュミスのとき）は、リードコマンドと共に仮想アド
レスが主記憶装置に転送される。
主記憶装置では、アドレス変換回路により仮想アドレス
から実アドレスへのアドレス変換が行なわれる。そして
、この実アドレスを用いてメモリバンクからのデータ読
出しが行なわれ、その読出しデータがＣＰＵに転送され
る。このｒＩＡｃＰＵ内のキャッシュ機構では、キャッ
シュメモリの管理のための動作（ディレクトリ情報の登
録など）が行なわれる。
から実アドレスへのアドレス変換が行なわれる。そして
、この実アドレスを用いてメモリバンクからのデータ読
出しが行なわれ、その読出しデータがＣＰＵに転送され
る。このｒＩＡｃＰＵ内のキャッシュ機構では、キャッ
シュメモリの管理のための動作（ディレクトリ情報の登
録など）が行なわれる。
さて、アドレス変換回路でのアドレス変換動作は、仮想
アドレスで示される仮想メモリ上の位置が、実メモリ（
主記憶装置内のメモリバンク）上のどの位置に対応する
かを決定する作業である。
アドレスで示される仮想メモリ上の位置が、実メモリ（
主記憶装置内のメモリバンク）上のどの位置に対応する
かを決定する作業である。
通常、仮想メモリと実メモリとは、ページと称する４に
バイト程度のブロックを単位として対応付けられる。も
し仮想メモリ上の成るページに対応する実メモリ上のペ
ージが存在しない場合に、この仮想メモリ上のページを
アクセスようとすると、アドレス変換回路は該当ページ
が実メモリ上に存在しないこと、即ち「ミッシングペー
ジＪである旨をＣＰＵに通知する。ＣＰＵは、この通知
を受取るとその命令シーケンスを中断し、必要な処置（
即ち対応ページを実メモリ上に用意すること）を行なっ
た後、中断していた命令から実行を再開する。したがっ
て、ミッシングページが発生した場合には、後で命令実
行が再開できるような状態で中断する必要がある。しか
しリード動作の場合には、ＣＰＵはデータが読出されな
いと次の命令実行に進ことができないため、ミッシング
ページが通知されたときに、その時点で命令実行を中断
しても再開することは容易である。これに対してライト
動作の場合には、次のような問題がある。
バイト程度のブロックを単位として対応付けられる。も
し仮想メモリ上の成るページに対応する実メモリ上のペ
ージが存在しない場合に、この仮想メモリ上のページを
アクセスようとすると、アドレス変換回路は該当ページ
が実メモリ上に存在しないこと、即ち「ミッシングペー
ジＪである旨をＣＰＵに通知する。ＣＰＵは、この通知
を受取るとその命令シーケンスを中断し、必要な処置（
即ち対応ページを実メモリ上に用意すること）を行なっ
た後、中断していた命令から実行を再開する。したがっ
て、ミッシングページが発生した場合には、後で命令実
行が再開できるような状態で中断する必要がある。しか
しリード動作の場合には、ＣＰＵはデータが読出されな
いと次の命令実行に進ことができないため、ミッシング
ページが通知されたときに、その時点で命令実行を中断
しても再開することは容易である。これに対してライト
動作の場合には、次のような問題がある。
■ライトの場合
ストアスルー方式のキャッシュメモリを備えたＣＰＵは
、キャッシュにヒツトしてもしなくても、ライトコマン
ドが仮想アドレスと共に主記憶装置に転送される。主記
憶装置では、ｃＰＵからライトコマンドが転送されると
アドレス変換動作が行なわれ、ミッシングページが生じ
なければ、アドレス変換で得られる実アドレスで示され
るメモリバンクの領域にデータが書込まれる。
、キャッシュにヒツトしてもしなくても、ライトコマン
ドが仮想アドレスと共に主記憶装置に転送される。主記
憶装置では、ｃＰＵからライトコマンドが転送されると
アドレス変換動作が行なわれ、ミッシングページが生じ
なければ、アドレス変換で得られる実アドレスで示され
るメモリバンクの領域にデータが書込まれる。
ざてＣＰｔＪは、ライトコマンドを主記憶装置に転送し
た後は、リードコマンドの場合と異なってデータを待つ
必要がないことがら、後続する命令を実行できる。この
ような状態でミッシングページが生じた場合、その旨が
ＣＰＩＪに伝達されるまでの間に、ＣＰＵは幾つかの命
令を実行している可能性がある。この場合には、ライト
コマンドから命令実行を再開することができなくなる。
た後は、リードコマンドの場合と異なってデータを待つ
必要がないことがら、後続する命令を実行できる。この
ような状態でミッシングページが生じた場合、その旨が
ＣＰＩＪに伝達されるまでの間に、ＣＰＵは幾つかの命
令を実行している可能性がある。この場合には、ライト
コマンドから命令実行を再開することができなくなる。
これは、ライトコマンドに後続する幾つかの命令の実行
によって、ＣＰＵの状態が変化しているためである。し
たがって、命令再開のためには、ｃＰＵの状態を元に戻
す必要があり、そのためにはＣＰＵの状態を保持するた
めの？！雑なハードウェアが必要であった。
によって、ＣＰＵの状態が変化しているためである。し
たがって、命令再開のためには、ｃＰＵの状態を元に戻
す必要があり、そのためにはＣＰＵの状態を保持するた
めの？！雑なハードウェアが必要であった。
一方、複雑なハードウェアの増加を防ぐため、ライトを
実行したところで命令実行を先に進めることを止め、主
記憶装置からライトコマンド終了通知を受取ってから命
令実行を再開する方式も知られている。しかし、この方
式は、処理速度が低下する問題がある。
実行したところで命令実行を先に進めることを止め、主
記憶装置からライトコマンド終了通知を受取ってから命
令実行を再開する方式も知られている。しかし、この方
式は、処理速度が低下する問題がある。
［発明の目的］
この発明は上記事情に鑑みてなされたものでその目的は
、簡単な構成でありながら、ライトコマンド実行時の処
理性能の低下が防止できる情報処理装置を提供すること
にある。
、簡単な構成でありながら、ライトコマンド実行時の処
理性能の低下が防止できる情報処理装置を提供すること
にある。
［発明の概要］
この発明は、仮想アドレスを実アドレスに変換するアド
レス変換回路を主記憶装置側に有し、ストアスルー方式
のキャッシュメモリを含むキャッシュ機構をＣＰＵに有
する仮想メモリ方式の情報処理装置において、キャッシ
ュミスの場合にはミッシングページ発生の可能性がある
ものの、キャツシュヒツトの場合にはミッシングページ
発生があり得ないことに着目して成されたもので、上記
ＣＰＵには、主記憶装置へのアクセスを指定するコマン
ドがライトコマンドである場合にキャッシュ機構でのデ
ィレクトリチェックによりキャッシュミスが検出される
とセットされるフリップフロップが設けらる。そしてフ
リップフロップがセットした場合には命令実行ＩＩＩ御
手段により命令実行が中断される。一方、キャツシュヒ
ツトが検出された場合にはフリップフロップがセットさ
れないことから、命令実行が進められる。
レス変換回路を主記憶装置側に有し、ストアスルー方式
のキャッシュメモリを含むキャッシュ機構をＣＰＵに有
する仮想メモリ方式の情報処理装置において、キャッシ
ュミスの場合にはミッシングページ発生の可能性がある
ものの、キャツシュヒツトの場合にはミッシングページ
発生があり得ないことに着目して成されたもので、上記
ＣＰＵには、主記憶装置へのアクセスを指定するコマン
ドがライトコマンドである場合にキャッシュ機構でのデ
ィレクトリチェックによりキャッシュミスが検出される
とセットされるフリップフロップが設けらる。そしてフ
リップフロップがセットした場合には命令実行ＩＩＩ御
手段により命令実行が中断される。一方、キャツシュヒ
ツトが検出された場合にはフリップフロップがセットさ
れないことから、命令実行が進められる。
［発明の実施例］
第１図はこの発明の一実施例に係る仮想メモリ方式の情
報処理装置の構成を示すもので、１０はＣＰＵである。
報処理装置の構成を示すもので、１０はＣＰＵである。
ＣＰ Ｕ １０には、ストアスルー方式のキャッシュメ
モリ１１を含む周知のキャッシュ機構１２と、ライトコ
マンドに対応するディレクトリチェック結果がキャッシ
ュミスであったことを検出する論理ゲート１３と、この
論理ゲート１３の検出結果を記憶する例えばＤ型のフリ
ップフロップ（以下、Ｆ／Ｆと称する）１４と１、マイ
クロ命令の実行を制御するためのイネーブル信号ＥＮを
発生する実行うロック制御部１５とが置かれている。
モリ１１を含む周知のキャッシュ機構１２と、ライトコ
マンドに対応するディレクトリチェック結果がキャッシ
ュミスであったことを検出する論理ゲート１３と、この
論理ゲート１３の検出結果を記憶する例えばＤ型のフリ
ップフロップ（以下、Ｆ／Ｆと称する）１４と１、マイ
クロ命令の実行を制御するためのイネーブル信号ＥＮを
発生する実行うロック制御部１５とが置かれている。
論理ゲート１３には、キャッシュ機構１２（の図示せぬ
ディレクトリチェック回路）で発生されるキャツシュヒ
ツト信号ＨＩＴおよび実行命令がライトコマンドである
ことを示すライト信号Ｗが供給される。論理ゲート１３
の出力信号はＦ ／ Ｆ １４のＤ入力に供給される。
ディレクトリチェック回路）で発生されるキャツシュヒ
ツト信号ＨＩＴおよび実行命令がライトコマンドである
ことを示すライト信号Ｗが供給される。論理ゲート１３
の出力信号はＦ ／ Ｆ １４のＤ入力に供給される。
Ｆ ／ Ｆ １４のＣＫ（クロック）入力には基本のり
Ｏツク信号ＣＬＫが供給され、ＣＬＲ（クリア）入力に
は模述する主記憶装置３０からのコマンド終了信号ＺＥ
ＮＤが供給される。
Ｏツク信号ＣＬＫが供給され、ＣＬＲ（クリア）入力に
は模述する主記憶装置３０からのコマンド終了信号ＺＥ
ＮＤが供給される。
２０は入出力装置、３０はメモリバンク３１を有する主
記憶装置である。土泥憶装Ｗ１３０には、仮想アドレス
を実アドレスに変換するアドレス変換回路３２が置かれ
る。ＣＰｔＪｌｏ、入出力＠置２０および主記憶装置！
ｆ３０は、システムバス４０に接続されている。
記憶装置である。土泥憶装Ｗ１３０には、仮想アドレス
を実アドレスに変換するアドレス変換回路３２が置かれ
る。ＣＰｔＪｌｏ、入出力＠置２０および主記憶装置！
ｆ３０は、システムバス４０に接続されている。
次に第１図の構成の動作を、第２図（ａ）。
（ｂ）のタイミングチャートを参照して説明する。
今、ＣＰ Ｕ １０内のマイクロプログラムメモリ（図
示せず）のａ番地のマイクロ命令Ａであるライ１〜コマ
ンドが読出されたものとする。ＣＰ Ｌｌ １０では、
このライトコマンドに応じてライトアドレス（仮想アド
レス）が計算される。この計算が終了するとライトコマ
ンドがキャッシュ機構１２内のコマンドレジスタ〈図示
せず）にセットされる。
示せず）のａ番地のマイクロ命令Ａであるライ１〜コマ
ンドが読出されたものとする。ＣＰ Ｌｌ １０では、
このライトコマンドに応じてライトアドレス（仮想アド
レス）が計算される。この計算が終了するとライトコマ
ンドがキャッシュ機構１２内のコマンドレジスタ〈図示
せず）にセットされる。
しかしてコマンドレジスタ内のライトコマンドに応じ、
第２図（ａ）、（ｂ）に示すライト信号Ｗが図示せぬメ
モリコマンドデコーダから出力される。このときマイク
ロ命令Ａに後続するａ＋１番地のマイクロ命令Ｂに応じ
、上記計算されたライトアドレスを用いたディレクトリ
チェックがキャッシュ機構１２により行なわれる。そし
て、キャツシュヒツトであれば、第２図（ａ）に示すよ
うに論理″１″のキャツシュヒツト信号１−（ＩＴが発
生される。もしキャツシュヒツトしなければ（即ちキャ
ッシュミスであれば）、キャツシュヒツト信号ＨＩＴは
第２図（ｂ）に示すように論理゛Ｏ１１のままとなる。
第２図（ａ）、（ｂ）に示すライト信号Ｗが図示せぬメ
モリコマンドデコーダから出力される。このときマイク
ロ命令Ａに後続するａ＋１番地のマイクロ命令Ｂに応じ
、上記計算されたライトアドレスを用いたディレクトリ
チェックがキャッシュ機構１２により行なわれる。そし
て、キャツシュヒツトであれば、第２図（ａ）に示すよ
うに論理″１″のキャツシュヒツト信号１−（ＩＴが発
生される。もしキャツシュヒツトしなければ（即ちキャ
ッシュミスであれば）、キャツシュヒツト信号ＨＩＴは
第２図（ｂ）に示すように論理゛Ｏ１１のままとなる。
キャツシュヒツト信号ＨＩＴは、ライト信号Ｗと共に論
理ゲート１３に供給される。論理ゲート１３は、信号Ｈ
ＩＴのレベル反転信号と信号Ｗとの論理積をとり、ライ
トコマンド実行時のディレクトリチェックでキャッシュ
ミスが検出されたか否かを示す信号を出力する。論理ゲ
ート１３の出力信号はＦ ／ Ｆ １４のＤ入力に供給
される。Ｆ／Ｆ１４のＣＫ大入力はクロック信＠ＣＬＫ
が供給される。
理ゲート１３に供給される。論理ゲート１３は、信号Ｈ
ＩＴのレベル反転信号と信号Ｗとの論理積をとり、ライ
トコマンド実行時のディレクトリチェックでキャッシュ
ミスが検出されたか否かを示す信号を出力する。論理ゲ
ート１３の出力信号はＦ ／ Ｆ １４のＤ入力に供給
される。Ｆ／Ｆ１４のＣＫ大入力はクロック信＠ＣＬＫ
が供給される。
Ｆ ／ Ｆ １４は、論理ゲート１３の出力信号が論理
“１゛′の場合、即ちライトコマンド実行時のディレク
トリチェックでキャッシュミスが検出された場合、クロ
ック信＠ＣＬＫのタイミングでセットされ、そのＱ出力
信号は第２図（ｂ）に示すように論理″１″となる。こ
れに対してキャツシュヒツトの場合には、Ｆ／Ｆ１４は
セットせず、そのＱ出力信号は第２図（ａ）に示すよう
に論理１１０１１のままである。、Ｆ／Ｆ１４のＱ出力
信号は、実行うロック制御部１５に供給される。この実
行うロック制御部１５には各種の条件信号（エラーステ
ータス等）も供給される。
“１゛′の場合、即ちライトコマンド実行時のディレク
トリチェックでキャッシュミスが検出された場合、クロ
ック信＠ＣＬＫのタイミングでセットされ、そのＱ出力
信号は第２図（ｂ）に示すように論理″１″となる。こ
れに対してキャツシュヒツトの場合には、Ｆ／Ｆ１４は
セットせず、そのＱ出力信号は第２図（ａ）に示すよう
に論理１１０１１のままである。、Ｆ／Ｆ１４のＱ出力
信号は、実行うロック制御部１５に供給される。この実
行うロック制御部１５には各種の条件信号（エラーステ
ータス等）も供給される。
実行うロック制御部１５は、Ｆ ／ Ｆ １４のＱ出力
信号が論理“０゛′であり、且つ各種の条件信号で命令
実行禁止が指定されていなければ、マイクロ命令の実行
を許可するイネーブル信号ＥＮの出力を継続する。これ
により、第２図（ａ）に示すように、マイクロ命令Ｂに
後続するａ＋２番地のマイクロ命令Ｃ，ａ＋３番地のマ
イクロ命令りが続けて実行される。即ちこの実施例では
、ライトコマンド実行時においてキャツシュヒツトして
いれば、ＣＰＵの状態を保存することなく命令実行をそ
のまま進めるようにしている。しかし、このようにして
も、以下に述べるように回答問題はない。
信号が論理“０゛′であり、且つ各種の条件信号で命令
実行禁止が指定されていなければ、マイクロ命令の実行
を許可するイネーブル信号ＥＮの出力を継続する。これ
により、第２図（ａ）に示すように、マイクロ命令Ｂに
後続するａ＋２番地のマイクロ命令Ｃ，ａ＋３番地のマ
イクロ命令りが続けて実行される。即ちこの実施例では
、ライトコマンド実行時においてキャツシュヒツトして
いれば、ＣＰＵの状態を保存することなく命令実行をそ
のまま進めるようにしている。しかし、このようにして
も、以下に述べるように回答問題はない。
ライトコマンド実行時においてキャツシュヒツトしたと
いうことは、それ以前にリードコマンドが実行され、主
記憶装置３０でアドレス変換が正常に終了し、その結果
としてキャッシュディレクトリに登録されたことを意味
する。その後、仮想メモリ上のページを実ページが存在
しない状態にするには、キャッシュメモリ１１上にある
仮想ページも無効化し、常に仮想メモリの一部の写しだ
けがキャッシュメモリ１１に存在するようにキャッシュ
メモリ１１１′Ｉｎを行なうようにする。したがって、
このようにυ１１［１されているキャッシュメモリ１１
では、キャッシュメモリ１１上に存在するページは、全
てミッシングの状態にはない。したがって、ライトコマ
ンド実行時においてキャツシュヒツトし、その際ストア
スルーｔＩＱ ｔｉｌｌによって主記憶袋＠３０への書
込みが行なわれるとき、主記憶装置ｌ！３０からＣＰ
Ｕ １０に対してミッシングページが通知されることは
あり得ない。このため、ライトコマンド実行時において
キャツシュヒツトしていれば、ＣＰＵの状態を保存する
ことなく命令実行をそのまま進めても不都合は生じない
。
いうことは、それ以前にリードコマンドが実行され、主
記憶装置３０でアドレス変換が正常に終了し、その結果
としてキャッシュディレクトリに登録されたことを意味
する。その後、仮想メモリ上のページを実ページが存在
しない状態にするには、キャッシュメモリ１１上にある
仮想ページも無効化し、常に仮想メモリの一部の写しだ
けがキャッシュメモリ１１に存在するようにキャッシュ
メモリ１１１′Ｉｎを行なうようにする。したがって、
このようにυ１１［１されているキャッシュメモリ１１
では、キャッシュメモリ１１上に存在するページは、全
てミッシングの状態にはない。したがって、ライトコマ
ンド実行時においてキャツシュヒツトし、その際ストア
スルーｔＩＱ ｔｉｌｌによって主記憶袋＠３０への書
込みが行なわれるとき、主記憶装置ｌ！３０からＣＰ
Ｕ １０に対してミッシングページが通知されることは
あり得ない。このため、ライトコマンド実行時において
キャツシュヒツトしていれば、ＣＰＵの状態を保存する
ことなく命令実行をそのまま進めても不都合は生じない
。
一方、Ｆ ／ Ｆ １４のＱ出力信号が論理゛１″の場
合には、実行うロック制御部１５はマイクロ命令の実行
を許可するイネーブル信号ＥＮの出力を停止する。これ
により、第２図（ｂ）に示すように、マイクロ命令Ｂに
後続するマイクロ命令Ｃの実行が禁止される。
合には、実行うロック制御部１５はマイクロ命令の実行
を許可するイネーブル信号ＥＮの出力を停止する。これ
により、第２図（ｂ）に示すように、マイクロ命令Ｂに
後続するマイクロ命令Ｃの実行が禁止される。
さて、ライトコマンド実行時においてキャッシュミスし
、ストアスルー制御によって主記憶装置３０への書込み
が行なわれる場合には、上記したキャツシュヒツトの場
合と異なって主記憶＠ ｌｊ ３０からＣＰ ｔＪ １
０に対してミッシングページが通知される可能性がある
。しかし、この実施例では、ライトコマンド実行時にお
いてキャッシュミスした場合は命令実行の進行を停止さ
せているので、ミッシングページの際の命令再開は不都
合なく行なえる。
、ストアスルー制御によって主記憶装置３０への書込み
が行なわれる場合には、上記したキャツシュヒツトの場
合と異なって主記憶＠ ｌｊ ３０からＣＰ ｔＪ １
０に対してミッシングページが通知される可能性がある
。しかし、この実施例では、ライトコマンド実行時にお
いてキャッシュミスした場合は命令実行の進行を停止さ
せているので、ミッシングページの際の命令再開は不都
合なく行なえる。
主記憶装置１１３０は、ＣＰ ＩＪ １０からのライト
コマンドに応じて仮想アドレスに対応する実アドレスを
求め、同実アドレスの指定するメモリバンク３１の領域
へのライト動作を終了するとコマンド終了信号ＺＥＮＤ
をＣＰ Ｕ １０に送出する。もしミッシングページが
発生し、実アドレスが求められない場合には、主記憶装
置３０はコマンド終了信号ＺＥＮＤをミッシングページ
の通知タイミング信号としてＣＰ Ｕ １０に送出する
。
コマンドに応じて仮想アドレスに対応する実アドレスを
求め、同実アドレスの指定するメモリバンク３１の領域
へのライト動作を終了するとコマンド終了信号ＺＥＮＤ
をＣＰ Ｕ １０に送出する。もしミッシングページが
発生し、実アドレスが求められない場合には、主記憶装
置３０はコマンド終了信号ＺＥＮＤをミッシングページ
の通知タイミング信号としてＣＰ Ｕ １０に送出する
。
主記憶装置３０からのコマンド終了信号ＺＥＮＤは、シ
ステムバス４０経由でＣＰ Ｕ １０内のＦ ／ Ｆ
１４のＣＬＲ入力に供給される。これによりＦ／Ｆ１４
はリセットされ、そのＱ出力信号は第２図（ｂ）に示す
ように論理“０″となる。Ｆ ／ Ｆ １４のＱ信号が
論理１１０ ＋１から論理“１゛に遷移すると、実行う
ロック制御部１５はイネーブル信号ＥＮの出力を再開す
る。これにより次のクロック信号ＣＬＫのタイミングで
命令実行が再開される。
ステムバス４０経由でＣＰ Ｕ １０内のＦ ／ Ｆ
１４のＣＬＲ入力に供給される。これによりＦ／Ｆ１４
はリセットされ、そのＱ出力信号は第２図（ｂ）に示す
ように論理“０″となる。Ｆ ／ Ｆ １４のＱ信号が
論理１１０ ＋１から論理“１゛に遷移すると、実行う
ロック制御部１５はイネーブル信号ＥＮの出力を再開す
る。これにより次のクロック信号ＣＬＫのタイミングで
命令実行が再開される。
［発明の効果］
以上詳述したようにこの発明によれば、ライトコマンド
実行時にキャツシュヒツトした場合は命令の実行が続け
られるので処理の高速化が図れ、キャッシュミスの場合
には命令の実行が中断されるのでミッシングページの際
の命令再開が不都合なく行なえ、簡単な構成でありなが
ら、ライトコマンド実行時の処理性能の低下防止を図る
ことができる。
実行時にキャツシュヒツトした場合は命令の実行が続け
られるので処理の高速化が図れ、キャッシュミスの場合
には命令の実行が中断されるのでミッシングページの際
の命令再開が不都合なく行なえ、簡単な構成でありなが
ら、ライトコマンド実行時の処理性能の低下防止を図る
ことができる。
第１図はこの発明の一実施例に係る情報処理装置のブロ
ック構成図、第２図は動作を説明するためのタイミング
チャートである。 １０・・・ＣＰＵ、１１・・・キャッシュメモリ、１２
・・・キャッシュ機構、１４・・・フリップフロップ（
Ｆ／Ｆ）、１５・・・実行うロック制（財）部、３０・
・・主記憶装置。 出願人代理人 弁理士 鈴 江 武 彦第１図
ック構成図、第２図は動作を説明するためのタイミング
チャートである。 １０・・・ＣＰＵ、１１・・・キャッシュメモリ、１２
・・・キャッシュ機構、１４・・・フリップフロップ（
Ｆ／Ｆ）、１５・・・実行うロック制（財）部、３０・
・・主記憶装置。 出願人代理人 弁理士 鈴 江 武 彦第１図
Claims (3)
- （１）仮想アドレスを実アドレスに変換するアドレス変
換回路を主記憶装置側に有し、ストアスルー方式のキャ
ッシュメモリを含むキャッシュ機構をＣＰＵに有する仮
想メモリ方式の情報処理装置において、実行命令がライ
トコマンドである場合に上記キャッシュ機構でのディレ
クトリチェックによりキャッシュミスが検出されるとセ
ットされるフリップフロップと、このフリップフロップ
のセット出力に応じて命令実行を中断する命令実行中断
手段を具備することを特徴とする情報処理装置。 - （２）上記フリップフロップが主記憶装置からのミッシ
ングページ通知タイミングでリセットされることを特徴
とする特許請求の範囲第１項記載の情報処理装置。 - （３）上記命令実行中断手段は、上記フリップフロップ
のリセット出力に応じて命令実行を再開することを特徴
とする特許請求の範囲第２項記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212520A JPS6273345A (ja) | 1985-09-27 | 1985-09-27 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212520A JPS6273345A (ja) | 1985-09-27 | 1985-09-27 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273345A true JPS6273345A (ja) | 1987-04-04 |
Family
ID=16624031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60212520A Pending JPS6273345A (ja) | 1985-09-27 | 1985-09-27 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273345A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348808B1 (ko) * | 1996-04-24 | 2003-01-29 | 엘지전자주식회사 | 메모리간의 데이타 전송장치 |
-
1985
- 1985-09-27 JP JP60212520A patent/JPS6273345A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348808B1 (ko) * | 1996-04-24 | 2003-01-29 | 엘지전자주식회사 | 메모리간의 데이타 전송장치 |
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