JPH0795270B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0795270B2 JPH0795270B2 JP63136931A JP13693188A JPH0795270B2 JP H0795270 B2 JPH0795270 B2 JP H0795270B2 JP 63136931 A JP63136931 A JP 63136931A JP 13693188 A JP13693188 A JP 13693188A JP H0795270 B2 JPH0795270 B2 JP H0795270B2
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- Japan
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- 230000003213 activating effect Effects 0.000 claims description 2
- 230000004913 activation Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、オン・ディマンド・ページング処理により主
記憶の管理を２nバイト単位のページサイズで行ない、
命令あるいはオペレーションのオペランド長がページ越
えを起こすか否かを検出するページ越え検出手段を有す
る情報処理装置に関する。
記憶の管理を２nバイト単位のページサイズで行ない、
命令あるいはオペレーションのオペランド長がページ越
えを起こすか否かを検出するページ越え検出手段を有す
る情報処理装置に関する。
第４図はこの主の情報処理装置の従来例のブロック図、
第５図は、オペランドの左端のアドレスａ1，オペラン
ド長ｌ1で示されるメモリ上のデータであるオペランドO
P1をオペランドの左端のアドレスａ2、オペランド長ｌ2
で示されるメモリ上の位置へオペランドOP1の右端（ａ1
＋ｌ1）からバイトごとに移送する命令Move From Right
Byte（以下MFRB命令）の実行を行なった場合のタイミ
ングチャートである。
第５図は、オペランドの左端のアドレスａ1，オペラン
ド長ｌ1で示されるメモリ上のデータであるオペランドO
P1をオペランドの左端のアドレスａ2、オペランド長ｌ2
で示されるメモリ上の位置へオペランドOP1の右端（ａ1
＋ｌ1）からバイトごとに移送する命令Move From Right
Byte（以下MFRB命令）の実行を行なった場合のタイミ
ングチャートである。
まず、命令語を保持する命令レジスタ１よりオペランド
OP1がレジスタ２および制御部22へ送られる。次に、レ
ジスタ２に送られた内容および制御部22の指示により命
令が解読され、オペランドOP1の左端の実効アドレス生
成のための情報がレジスタファイル4,レジスタファイル
5,レジスタ３からセレクタ6,7,8によりレジスタ9,レジ
スタ10,レジスタ11に読出される。また、MFRB命令は可
変長のオペランド長ｌ1,l2をもつオペランド命令である
ので、オペランドOP1のオペランド長ｌ1をオペランド長
算出用ALU14によって算出しレジスタ12へ送られる。次
に、実効アドレス算出のためレジスタ9,レジスタ10,レ
ジスタ11,レジスタ12等のデータをセレクタ15,16により
セレクトしアドレスアダー17により加算してオペランド
OP1の右端アドレスａ1を算出する。算出されたアドレス
ａ1はセレクタ43を経てレジスタ41に、またレジスタ19
に送られる。制御部22はアドレスａ1が算出されるとア
ドレスａ1で示されるデータが主メモリ上に準備されて
いるか否かをチェックするためのリードチェックリクエ
ストａ1RCを発行する。次に、オペランドOP1同様第５図
に示すタイミングでオペランドOP2の左端アドレスａ2が
アドレスアダー17によって算出される。この場合、ALU1
4によって算出されたオペランドOP2のオペランド長ｌ2
はレジスタ13に送られる。制御部22はアドレスａ2が算
出されると主メモリ上にａ2で示される格納位置が準備
されているか否かをチェックするためのライトチェック
リクエストａ2WCの発行を指示する。次に、MFRB命令は
右端バイトからの移送命令であるので移送すべきソース
側のデータであるオペランドOP1の右端アドレス（ａ1＋
ｌ1）を、レジスタ41に格納されたアドレスａ1をレジス
タ９へ送出し、レジスタ９のアドレスａ1とレジスタ12
のオペランド長ｌ1をアドレスアダー17で加算して算出
し、制御部22の指示により（ａ1＋ｌ1）のリードリクエ
ストａ1＋ｌ1Rを発行し、（ａ1＋ｌ1）の値をレジスタ4
1に格納する。また、MFRB命令は右端からバイトごとの
転送命令であるが、従来情報処理装置においてはバイト
単位のメモリへのリード，ライトでは性能が悪いため数
バイトあるいは数ブロック単位でのリード，ライトを行
っている。このような処理を行った場合に移送されるデ
ータを示すオペランドOP1と格納位置を示すオペランドO
P2とが論理的に重なった状態、いわゆるオペランドの重
複により実行された命令の結果が保障できなくなってし
まうためオペランドの論理的重複の有無を検出しなけれ
ばならない。したがって、次に（ａ1＋ｌ1）のリードリ
クエストａ1＋ｌ1Rによってリードされたデータを格納
すべきアドレス（ａ2＋ｌ2）を算出する。制御部22は
（ａ2＋ｌ2）のライトチェックリクエストａ2＋ｌ2WCを
発行する指示を出すと共にａ1,a2,a1＋ｌ1,a2＋ｌ2の相
互関係から重複チェック部21によりオペランドの重複の
有無をチェックする。チェック結果は信号線25により制
御部22に送られる。また、制御部22は重複チェック部21
により重複の有無が検出されるまでリクエストを抑止
し、重複が無い場合に（ａ2＋ｌ2）のアドレスで示され
る格納位置へのライトリクエストａ2＋ｌ2Wを発行す
る。なお、ページ越えチェック部18はアドレスアダー部
17で算出されたアドレスがページ越えを起こすか否かを
検出し、信号線23により制御部22に報告する。また、セ
レクタ６〜8,43,44,レジスタ９〜13,41,42,セレクタ15,
16,重複チェック部21は制御部22により信号線26を介し
て制御される。
OP1がレジスタ２および制御部22へ送られる。次に、レ
ジスタ２に送られた内容および制御部22の指示により命
令が解読され、オペランドOP1の左端の実効アドレス生
成のための情報がレジスタファイル4,レジスタファイル
5,レジスタ３からセレクタ6,7,8によりレジスタ9,レジ
スタ10,レジスタ11に読出される。また、MFRB命令は可
変長のオペランド長ｌ1,l2をもつオペランド命令である
ので、オペランドOP1のオペランド長ｌ1をオペランド長
算出用ALU14によって算出しレジスタ12へ送られる。次
に、実効アドレス算出のためレジスタ9,レジスタ10,レ
ジスタ11,レジスタ12等のデータをセレクタ15,16により
セレクトしアドレスアダー17により加算してオペランド
OP1の右端アドレスａ1を算出する。算出されたアドレス
ａ1はセレクタ43を経てレジスタ41に、またレジスタ19
に送られる。制御部22はアドレスａ1が算出されるとア
ドレスａ1で示されるデータが主メモリ上に準備されて
いるか否かをチェックするためのリードチェックリクエ
ストａ1RCを発行する。次に、オペランドOP1同様第５図
に示すタイミングでオペランドOP2の左端アドレスａ2が
アドレスアダー17によって算出される。この場合、ALU1
4によって算出されたオペランドOP2のオペランド長ｌ2
はレジスタ13に送られる。制御部22はアドレスａ2が算
出されると主メモリ上にａ2で示される格納位置が準備
されているか否かをチェックするためのライトチェック
リクエストａ2WCの発行を指示する。次に、MFRB命令は
右端バイトからの移送命令であるので移送すべきソース
側のデータであるオペランドOP1の右端アドレス（ａ1＋
ｌ1）を、レジスタ41に格納されたアドレスａ1をレジス
タ９へ送出し、レジスタ９のアドレスａ1とレジスタ12
のオペランド長ｌ1をアドレスアダー17で加算して算出
し、制御部22の指示により（ａ1＋ｌ1）のリードリクエ
ストａ1＋ｌ1Rを発行し、（ａ1＋ｌ1）の値をレジスタ4
1に格納する。また、MFRB命令は右端からバイトごとの
転送命令であるが、従来情報処理装置においてはバイト
単位のメモリへのリード，ライトでは性能が悪いため数
バイトあるいは数ブロック単位でのリード，ライトを行
っている。このような処理を行った場合に移送されるデ
ータを示すオペランドOP1と格納位置を示すオペランドO
P2とが論理的に重なった状態、いわゆるオペランドの重
複により実行された命令の結果が保障できなくなってし
まうためオペランドの論理的重複の有無を検出しなけれ
ばならない。したがって、次に（ａ1＋ｌ1）のリードリ
クエストａ1＋ｌ1Rによってリードされたデータを格納
すべきアドレス（ａ2＋ｌ2）を算出する。制御部22は
（ａ2＋ｌ2）のライトチェックリクエストａ2＋ｌ2WCを
発行する指示を出すと共にａ1,a2,a1＋ｌ1,a2＋ｌ2の相
互関係から重複チェック部21によりオペランドの重複の
有無をチェックする。チェック結果は信号線25により制
御部22に送られる。また、制御部22は重複チェック部21
により重複の有無が検出されるまでリクエストを抑止
し、重複が無い場合に（ａ2＋ｌ2）のアドレスで示され
る格納位置へのライトリクエストａ2＋ｌ2Wを発行す
る。なお、ページ越えチェック部18はアドレスアダー部
17で算出されたアドレスがページ越えを起こすか否かを
検出し、信号線23により制御部22に報告する。また、セ
レクタ６〜8,43,44,レジスタ９〜13,41,42,セレクタ15,
16,重複チェック部21は制御部22により信号線26を介し
て制御される。
上述した従来の情報処理装置は、MFRB命令のような命令
を実行する場合においてオペランドの論理的重複を完全
に検出するまでライトリクエストを発行できないという
欠点がある。
を実行する場合においてオペランドの論理的重複を完全
に検出するまでライトリクエストを発行できないという
欠点がある。
以上の問題を解決するために、本発明の情報処理装置
は、ページ単位で管理される主記憶を有し、この主記憶
内の第１の領域のデータを前記主記憶装置内の第２の領
域に移送する命令を実行する情報処理装置において、前
記第１の領域内のデータを前記第２の領域内に移送する
移送手段と、前記第１の領域および前記第２の領域に重
複があるか否かを判定する重複チェック手段と、この重
複チェック手段の判定の結果、前記第１の領域および前
記第２の領域に重複がないときに前記移送手段を起動す
る第１の起動手段と、前記第１の領域および前記第２の
領域の何れもがページ越えを起こさず、且つ、前記第１
の領域および前記第２の領域が異なるページ内に存在す
るときに、前記重複チェック手段の判定を待たずに前記
移送手段を起動する第２の起動手段とを含む。
は、ページ単位で管理される主記憶を有し、この主記憶
内の第１の領域のデータを前記主記憶装置内の第２の領
域に移送する命令を実行する情報処理装置において、前
記第１の領域内のデータを前記第２の領域内に移送する
移送手段と、前記第１の領域および前記第２の領域に重
複があるか否かを判定する重複チェック手段と、この重
複チェック手段の判定の結果、前記第１の領域および前
記第２の領域に重複がないときに前記移送手段を起動す
る第１の起動手段と、前記第１の領域および前記第２の
領域の何れもがページ越えを起こさず、且つ、前記第１
の領域および前記第２の領域が異なるページ内に存在す
るときに、前記重複チェック手段の判定を待たずに前記
移送手段を起動する第２の起動手段とを含む。
複数のオペランドが共にページ越えを起こさない場合
に、複数のオペランドが異なるページに存在することを
確認することにより、オペランドの論理的重複が無いこ
とを高速に検出することができるので、メモリへのリク
エスト制御を高速に行なうことができる。
に、複数のオペランドが異なるページに存在することを
確認することにより、オペランドの論理的重複が無いこ
とを高速に検出することができるので、メモリへのリク
エスト制御を高速に行なうことができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の情報処理装置の一実施例のブロック
図、第２図はオペランドページ比較部20の回路図、第３
図は第１図の実施例においてオペランドOP1およびオペ
ランドOP2共ページ越えが無く、かつオペランドOP1とオ
ペランドOP2の存在するページが異なっている場合のタ
イミングチャートである。
図、第２図はオペランドページ比較部20の回路図、第３
図は第１図の実施例においてオペランドOP1およびオペ
ランドOP2共ページ越えが無く、かつオペランドOP1とオ
ペランドOP2の存在するページが異なっている場合のタ
イミングチャートである。
本実施例の情報処理装置は、第３図の従来例において、
複数のオペランドを有する命令あるいはオペレーション
の実行においてページ越え検出部18により前記複数のオ
ペランドが共にページ越えを起こさないことが検出され
た場合に実効アドレス生成によって生成された前記複数
のオペランドのアドレスの下位ｎ＋１ビット以上の上位
のビットの一部あるいは全部の比較を行ない、前記複数
のオペランドが同一のページに存在するか否かを検出す
るオペランドページ比較部20を有している。
複数のオペランドを有する命令あるいはオペレーション
の実行においてページ越え検出部18により前記複数のオ
ペランドが共にページ越えを起こさないことが検出され
た場合に実効アドレス生成によって生成された前記複数
のオペランドのアドレスの下位ｎ＋１ビット以上の上位
のビットの一部あるいは全部の比較を行ない、前記複数
のオペランドが同一のページに存在するか否かを検出す
るオペランドページ比較部20を有している。
次に、本実施例の動作を説明する。
まず、初めに命令語を保持するレジスタ１よりオペラン
ドOP1がレジスタ２および制御部22へ送られる。次に、
レジスタ２に送られた内容および制御部22の指示により
命令が解読されオペランドOP1の左端の実効アドレス生
成のための情報がレジスタ9,レジスタ10,レジスタ11に
読出される。また、同時にオペランドOP1のオペランド
長ｌ1をALU14によって算出しレジスタ12へ送られる。次
に、第３図の従来例と同様にこれらの情報をもとにして
アドレスアダー17によってオペランドOP1の左端の実効
アドレスが算出される。この算出された実効アドレスを
もとにページ越えチェック部18によってオペランドOP1
のページ越えの有無を検出し信号線23により制御部22へ
送出すると共に、生成された実効アドレスをオペランド
OP1とオペランドOP2が存在するページの不一致を検出す
るオペランドページ比較部20および重複チェック部21へ
送出する。また、制御部22はアドレスａ1が算出される
と、メモリ上にアドレスａ1で示されるデータが主メモ
リ上に準備されているか否かをチェックするためのリー
ドチェックリクエストａ1RCを発行する。次に、オペラ
ンドOP1同様第２図に示すタイミングでオペランドOP2の
左端アドレスａ2がアドレスアダー17によって算出さ
れ、この算出された実効アドレスをもとにページ越えチ
ェック部18によってオペランドOP2のページ越えの有無
を検出し制御部22へ送出すると共に生成された実効アド
レスａ2をオペランド比較部20および重複チェック部21
へ送出する。次に、従来例と同様（ａ1＋ｌ1）のリード
リクエストａ＋ｌ1Rおよびａ2＋ｌ2のライトチェックリ
クエストａ2＋ｌ2WCを第２図のタイミングで発行する。
この間オペランドOP1およびオペランドOP2共にページ越
えがなかった場合オペランドページ比較部20によりオペ
ランドOP1とオペランドOP2の存在するページが異なって
いるか否かを検出する。この検出は２nのページサイズ
をもつ場合実効アドレスの下ｎビットを除いた上位ビッ
トの一部あるいは全部のビットの不一致を検出すればよ
く、この不一致検出は、第２図に示すように、EXOPゲー
ト38,…,39,40,NANDゲート37とからなる簡単な回路によ
って構成できる。もし、ここでオペランドOP1とオペラ
ンドOP2の存在するページが異なっていればOPオペラン
ド1OPとオペランドOP2は重複していないことは明らかで
あるため、重複チェック部21によって検出される明確な
チェックを待つことなくオペランドの重複がないものと
して第３図に示すように（ａ2＋ｌ2）のライトチェック
リクエストａ2＋ｌ2WC後すぐに（ａ2＋ｌ2）のライトリ
クエストａ2＋ｌ2Wを発行できる。
ドOP1がレジスタ２および制御部22へ送られる。次に、
レジスタ２に送られた内容および制御部22の指示により
命令が解読されオペランドOP1の左端の実効アドレス生
成のための情報がレジスタ9,レジスタ10,レジスタ11に
読出される。また、同時にオペランドOP1のオペランド
長ｌ1をALU14によって算出しレジスタ12へ送られる。次
に、第３図の従来例と同様にこれらの情報をもとにして
アドレスアダー17によってオペランドOP1の左端の実効
アドレスが算出される。この算出された実効アドレスを
もとにページ越えチェック部18によってオペランドOP1
のページ越えの有無を検出し信号線23により制御部22へ
送出すると共に、生成された実効アドレスをオペランド
OP1とオペランドOP2が存在するページの不一致を検出す
るオペランドページ比較部20および重複チェック部21へ
送出する。また、制御部22はアドレスａ1が算出される
と、メモリ上にアドレスａ1で示されるデータが主メモ
リ上に準備されているか否かをチェックするためのリー
ドチェックリクエストａ1RCを発行する。次に、オペラ
ンドOP1同様第２図に示すタイミングでオペランドOP2の
左端アドレスａ2がアドレスアダー17によって算出さ
れ、この算出された実効アドレスをもとにページ越えチ
ェック部18によってオペランドOP2のページ越えの有無
を検出し制御部22へ送出すると共に生成された実効アド
レスａ2をオペランド比較部20および重複チェック部21
へ送出する。次に、従来例と同様（ａ1＋ｌ1）のリード
リクエストａ＋ｌ1Rおよびａ2＋ｌ2のライトチェックリ
クエストａ2＋ｌ2WCを第２図のタイミングで発行する。
この間オペランドOP1およびオペランドOP2共にページ越
えがなかった場合オペランドページ比較部20によりオペ
ランドOP1とオペランドOP2の存在するページが異なって
いるか否かを検出する。この検出は２nのページサイズ
をもつ場合実効アドレスの下ｎビットを除いた上位ビッ
トの一部あるいは全部のビットの不一致を検出すればよ
く、この不一致検出は、第２図に示すように、EXOPゲー
ト38,…,39,40,NANDゲート37とからなる簡単な回路によ
って構成できる。もし、ここでオペランドOP1とオペラ
ンドOP2の存在するページが異なっていればOPオペラン
ド1OPとオペランドOP2は重複していないことは明らかで
あるため、重複チェック部21によって検出される明確な
チェックを待つことなくオペランドの重複がないものと
して第３図に示すように（ａ2＋ｌ2）のライトチェック
リクエストａ2＋ｌ2WC後すぐに（ａ2＋ｌ2）のライトリ
クエストａ2＋ｌ2Wを発行できる。
以上説明したように本発明は、MFRB命令のような命令を
実行したときオペランドOP1およびオペランドOP2が共に
ページ越えを起こさない場合においてオペランドOP1と
オペランドOP2が異なるページに存在することを確認す
ることにより、高速にオペランドの論理的重複の無いこ
とを検出し、高速にメモリへのリクエスト制御を行うこ
とができる効果がある。
実行したときオペランドOP1およびオペランドOP2が共に
ページ越えを起こさない場合においてオペランドOP1と
オペランドOP2が異なるページに存在することを確認す
ることにより、高速にオペランドの論理的重複の無いこ
とを検出し、高速にメモリへのリクエスト制御を行うこ
とができる効果がある。
第１図は本発明は情報処理装置の一実施例のブロック
図、第２図はオペランドページ比較部20の回路図、第３
図は第１図の実施例においてオペランドOP1およびオペ
ランドOP2共ページ越えが無く、かつオペランドOP1とオ
ペランドOP2の存在するページが異なっている場合のタ
イミングチャート、第４図は情報処理装置の従来例のブ
ロック図、第５図は第４図の従来例においてオペランド
OP1およびOP2が論理的重複していない場合のタイミング
チャートである。 １……命令レジスタ、2,3,9,10,11,12,13,19,41,42……
レジスタ、4,5……レジスタファイル、6,7,8,15,16,43,
44……セレクタ、14……オペランド長算出用ALU、17…
…実効アドレス生成用アドレス、18……ページ越えチェ
ック部、20……オペランドページ比較部、21……重複チ
ェック部、22……制御部、23,24,25,26……信号線、37
……NANDゲート、38,39,40……EXORゲート。
図、第２図はオペランドページ比較部20の回路図、第３
図は第１図の実施例においてオペランドOP1およびオペ
ランドOP2共ページ越えが無く、かつオペランドOP1とオ
ペランドOP2の存在するページが異なっている場合のタ
イミングチャート、第４図は情報処理装置の従来例のブ
ロック図、第５図は第４図の従来例においてオペランド
OP1およびOP2が論理的重複していない場合のタイミング
チャートである。 １……命令レジスタ、2,3,9,10,11,12,13,19,41,42……
レジスタ、4,5……レジスタファイル、6,7,8,15,16,43,
44……セレクタ、14……オペランド長算出用ALU、17…
…実効アドレス生成用アドレス、18……ページ越えチェ
ック部、20……オペランドページ比較部、21……重複チ
ェック部、22……制御部、23,24,25,26……信号線、37
……NANDゲート、38,39,40……EXORゲート。
Claims (2)
- 【請求項１】ページ単位で管理される主記憶を有し、こ
の主記憶内の第１の領域のデータを前記主記憶装置内の
第２の領域に移送する命令を実行する情報処理装置にお
いて、 前記第１の領域内のデータを前記第２の領域内に移送す
る移送手段と、 前記第１の領域および前記第２の領域に重複があるか否
かを判定する重複チェック手段と、 この重複チェック手段の判定の結果、前記第１の領域お
よび前記第２の領域に重複がないときに前記移送手段を
起動する第１の起動手段と、 前記第１の領域および前記第２の領域の何れもがページ
越えを起こさず、且つ、前記第１の領域および前記第２
の領域が異なるページ内に存在するときに、前記重複チ
ェック手段の判定を待たずに前記移送手段を起動する第
２の起動手段とを含むことを特徴とする情報処理装置。 - 【請求項２】前記主記憶装置が２nバイト単位で管理さ
れ、 前記第２の起動手段は、前記第１の領域の始端のアドレ
スを構成するビットのうち下位ｎ＋１ビット以上のビッ
トの一部と、前記第２の領域の始端のアドレスの対応す
るビットとを比較することにより、前記第１の領域およ
び第２の領域が異なるページ内に存在することを判定す
ることを特徴とする請求項１記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136931A JPH0795270B2 (ja) | 1988-06-02 | 1988-06-02 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136931A JPH0795270B2 (ja) | 1988-06-02 | 1988-06-02 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01305429A JPH01305429A (ja) | 1989-12-08 |
| JPH0795270B2 true JPH0795270B2 (ja) | 1995-10-11 |
Family
ID=15186903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63136931A Expired - Fee Related JPH0795270B2 (ja) | 1988-06-02 | 1988-06-02 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795270B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488707A (en) * | 1992-07-28 | 1996-01-30 | International Business Machines Corporation | Apparatus for predicting overlapped storage operands for move character |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922142A (ja) * | 1982-07-27 | 1984-02-04 | Nec Corp | デ−タ処理装置 |
| JPS6172340A (ja) * | 1984-09-17 | 1986-04-14 | Fujitsu Ltd | エデイツト命名プリテスト制御方式 |
-
1988
- 1988-06-02 JP JP63136931A patent/JPH0795270B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01305429A (ja) | 1989-12-08 |
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