JPS6276537A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6276537A JPS6276537A JP21545485A JP21545485A JPS6276537A JP S6276537 A JPS6276537 A JP S6276537A JP 21545485 A JP21545485 A JP 21545485A JP 21545485 A JP21545485 A JP 21545485A JP S6276537 A JPS6276537 A JP S6276537A
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- JP
- Japan
- Prior art keywords
- semiconductor device
- insulating film
- manufacturing
- interlayer insulating
- etching
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- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特に大規模集
積回路（ＶＬＳＩ）装置におけるピアホール（Ｖｉａ
Ｈｏ１ｅ）の形成法に関するものである。
積回路（ＶＬＳＩ）装置におけるピアホール（Ｖｉａ
Ｈｏ１ｅ）の形成法に関するものである。
ピアホールとは、半導体装置が大集積化されるに伴い、
配線が多層化したため必要となってきた各層間の接続の
ために層間絶縁膜に形成された穴をいい、第４図の断面
図中、符号（６）で示すような構造をしている。ピアホ
ール（６）の段差が急峻である場合は第５図に示すよう
に、上層配線Ｑ司が部分■において厚さが薄くなる結果
抵抗が高くなる、あるいは断線を起こす恐れがある等被
覆性が問題となり、信頓性がなくなるためこのピアホー
ルは第４図（６）に示すようにｍｌＪ壁にスロープを持
たせる必要がある。
配線が多層化したため必要となってきた各層間の接続の
ために層間絶縁膜に形成された穴をいい、第４図の断面
図中、符号（６）で示すような構造をしている。ピアホ
ール（６）の段差が急峻である場合は第５図に示すよう
に、上層配線Ｑ司が部分■において厚さが薄くなる結果
抵抗が高くなる、あるいは断線を起こす恐れがある等被
覆性が問題となり、信頓性がなくなるためこのピアホー
ルは第４図（６）に示すようにｍｌＪ壁にスロープを持
たせる必要がある。
第３図は大規模集積回路において、多層配線間を接続す
るためのピアホールの代表的な製造工程を示し、以下こ
れ上用いて従来の方法を説明する。
るためのピアホールの代表的な製造工程を示し、以下こ
れ上用いて従来の方法を説明する。
筐ず第３図ｉａｌに示すよう層間絶縁膜（１３）にピア
ホールを開けようとする所に開口を何するレジス） ＋
４） ’！ｒ施し通常の等方性エツチングにより途中ま
でエツチング全行なう。次に第３図ｆｂ＋に示すように
図の下方への方向性を持った異方性エツチングにより下
層配線（２）に到達するまでエツチングを行なう０次に
第３図（０１障すようにレジス）＋４）’ｉ除去するこ
とにより１ｌｌ１１１１？にスロープのついたピアホー
ル（６）が得られる。最後に第３図１ｄｌに示すように
上層配線（５）全形成することにより下層配線（２）と
オーミック接続した上層配線が得られる。
ホールを開けようとする所に開口を何するレジス） ＋
４） ’！ｒ施し通常の等方性エツチングにより途中ま
でエツチング全行なう。次に第３図ｆｂ＋に示すように
図の下方への方向性を持った異方性エツチングにより下
層配線（２）に到達するまでエツチングを行なう０次に
第３図（０１障すようにレジス）＋４）’ｉ除去するこ
とにより１ｌｌ１１１１？にスロープのついたピアホー
ル（６）が得られる。最後に第３図１ｄｌに示すように
上層配線（５）全形成することにより下層配線（２）と
オーミック接続した上層配線が得られる。
従来の半導体装置では、側壁にスロープのついたピアホ
ールを得るためには二段階のエツチングが必要である。
ールを得るためには二段階のエツチングが必要である。
他にエツチングレートの異なる絶縁膜を２層以上重ねる
製造方法もあるがこの方法によればエツチングは同一で
済むが絶縁膜形成ておいて二段階のプロセスが必要とな
る。また両者ともに、形成されたピアホールはなめらか
でなく段差が存在する。これは上層配線形成時に段差の
部分で被覆性の問題を生じる可能性がある。
製造方法もあるがこの方法によればエツチングは同一で
済むが絶縁膜形成ておいて二段階のプロセスが必要とな
る。また両者ともに、形成されたピアホールはなめらか
でなく段差が存在する。これは上層配線形成時に段差の
部分で被覆性の問題を生じる可能性がある。
この発明は上記のような問題点を解消するためになされ
たもので、絶縁膜形成、エツチングそれぞれ単一のプロ
セスで側壁になめらかなスロープのついたピアホールを
層間絶縁膜に形成するようにした半導体装置の製造方法
全書ることを目的とする。
たもので、絶縁膜形成、エツチングそれぞれ単一のプロ
セスで側壁になめらかなスロープのついたピアホールを
層間絶縁膜に形成するようにした半導体装置の製造方法
全書ることを目的とする。
この発明に係る半導体装置の製造方法は、層間絶縁膜の
形成時に、予め同一材料からなる層間絶縁膜に組成比の
変化を持たせて、膜自身にエツチングレートの虚い七も
たせるように形成することにより、膜形成、エツチング
をそれぞれ一回のプロセスで側壁になめらかなスロープ
のついたピアホールが得られるようにしたものである。
形成時に、予め同一材料からなる層間絶縁膜に組成比の
変化を持たせて、膜自身にエツチングレートの虚い七も
たせるように形成することにより、膜形成、エツチング
をそれぞれ一回のプロセスで側壁になめらかなスロープ
のついたピアホールが得られるようにしたものである。
この発明ＶＣおいては層間絶縁膜として例えばシリコン
オキシナイトライドのようにその形成時にプロセス制御
により組成比を変化させることによってエツチングレー
トを変化させることができる絶縁物質を用いる。この絶
縁物質を用いて層間絶縁膜を形成する際、下層から上層
にいくほどエツチングレートが高くなるように材料の組
成比を変化させて眉間絶縁膜を形成する。
オキシナイトライドのようにその形成時にプロセス制御
により組成比を変化させることによってエツチングレー
トを変化させることができる絶縁物質を用いる。この絶
縁物質を用いて層間絶縁膜を形成する際、下層から上層
にいくほどエツチングレートが高くなるように材料の組
成比を変化させて眉間絶縁膜を形成する。
このようにして形成した層間絶縁膜にピアホールを形成
すると、上記エツチングレートの京いにより１回のエツ
チング工程で上方に拡開したなめらかなスロープを何す
るピアホールが形成される。
すると、上記エツチングレートの京いにより１回のエツ
チング工程で上方に拡開したなめらかなスロープを何す
るピアホールが形成される。
以下、この発明の一実施を図について説明する。第１図
は本発明の一実施例による半導体装置の製造方法を工程
順に示す。第１図ｔａｌけ半導体基板上に各種回路素子
を形成しその上全絶縁膜でｉ寮っている半導体装置Ｉｌ
＋において、その上に下層配線を形成した状態を示し、
この上にプラズマＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によりアンモニア（Ｎ
Ｈ４）ガス、シラン（ＳｉＨ４）ガス。
は本発明の一実施例による半導体装置の製造方法を工程
順に示す。第１図ｔａｌけ半導体基板上に各種回路素子
を形成しその上全絶縁膜でｉ寮っている半導体装置Ｉｌ
＋において、その上に下層配線を形成した状態を示し、
この上にプラズマＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によりアンモニア（Ｎ
Ｈ４）ガス、シラン（ＳｉＨ４）ガス。
亜酸化窒素（ＮｔＯ）ガスを導入して第１図＋１）ｌ
Ｉｃ示すシリコンオキシナイトライドからなる層間絶縁
膜（３）全形成する。シリコンオキシナイトライド膜（
３）の形成においては、第２図（８Ｌ１に示すように膜
形成時に亜酸化窒素ガスの流量、すなわち形成されるシ
リコンオキシナイトライド膜中の酸素の量が増すにした
がって、エツチングレートが増加することが知られてｒ
る。そこでプラズマＣＶＤによりシリコンオキシナイト
ライド膜を形成する際に、亜酸化窒素ガスの流量を第２
図（ｂｌに示すように連続的に増加させてやればできた
シリコンオキシナイトライド膜（３１ハ下の方がエツチ
ングレートが小さく、上に行くにつれてエツチングレー
トが大きくなるという性質金持っている。これ［第１図
（０）のようにレジスト＋４）ｉ施し、例えば反応性イ
オンエツチングで通常のエツチングを行なえば、エツチ
ングレートの差により、１回のエツチングで自動的に第
１図（１）のように側壁になめらかなスロープのついた
ピアホール（６）が得られる。最後に第１図ｔｅ＋に示
すようにレジス）＋４）ｉ除去し、上層アルミニクム配
線（６）全形成することで多層配線が得られる。
Ｉｃ示すシリコンオキシナイトライドからなる層間絶縁
膜（３）全形成する。シリコンオキシナイトライド膜（
３）の形成においては、第２図（８Ｌ１に示すように膜
形成時に亜酸化窒素ガスの流量、すなわち形成されるシ
リコンオキシナイトライド膜中の酸素の量が増すにした
がって、エツチングレートが増加することが知られてｒ
る。そこでプラズマＣＶＤによりシリコンオキシナイト
ライド膜を形成する際に、亜酸化窒素ガスの流量を第２
図（ｂｌに示すように連続的に増加させてやればできた
シリコンオキシナイトライド膜（３１ハ下の方がエツチ
ングレートが小さく、上に行くにつれてエツチングレー
トが大きくなるという性質金持っている。これ［第１図
（０）のようにレジスト＋４）ｉ施し、例えば反応性イ
オンエツチングで通常のエツチングを行なえば、エツチ
ングレートの差により、１回のエツチングで自動的に第
１図（１）のように側壁になめらかなスロープのついた
ピアホール（６）が得られる。最後に第１図ｔｅ＋に示
すようにレジス）＋４）ｉ除去し、上層アルミニクム配
線（６）全形成することで多層配線が得られる。
なお、以上は層間絶縁膜としてシリコンオキシナイトラ
イドを用いたものについて説明したが、層間絶縁膜形成
時に組成比を変えることによシェラチングレートを変化
できる材料からなる他の居間絶Ｒ嘆金用いても同様の効
果がある。
イドを用いたものについて説明したが、層間絶縁膜形成
時に組成比を変えることによシェラチングレートを変化
できる材料からなる他の居間絶Ｒ嘆金用いても同様の効
果がある。
以上のように、この発明によれば、多層配線のためのピ
アホールを何する半導体装置の製造方法において、層間
絶縁膜として、その形成時に成分比を変えることにより
エツチングレートを変化させることができる材料からな
る絶縁膜を用いエツチングレートの変化する絶縁膜を形
成したので、通常の一度のエツチングで画壁にスロープ
のついたビアホー・ルが得られる効果がある。
アホールを何する半導体装置の製造方法において、層間
絶縁膜として、その形成時に成分比を変えることにより
エツチングレートを変化させることができる材料からな
る絶縁膜を用いエツチングレートの変化する絶縁膜を形
成したので、通常の一度のエツチングで画壁にスロープ
のついたビアホー・ルが得られる効果がある。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す断面図、第２図はこの発明の作用効果を説明す
るだめの特性図、第３図は従来の半導体装置の製造工程
を示す断面図、第４図は一般的な多層配線構造を有する
半導体装置の断面図、第５図は側壁にスロープのないピ
アホールでの上層配線の形状を示す断面図である。 Ｉｌ＋は半導体装置、（２）は下層配線、＋３１ ｆ′
ｉシリコンオキシナイトライド層間絶縁膜、（４）ハレ
ジスト、（５）は上層配線、（６）はピアホールである
。 なお、図中、同一符号は同一または相当部分金示す。
法を示す断面図、第２図はこの発明の作用効果を説明す
るだめの特性図、第３図は従来の半導体装置の製造工程
を示す断面図、第４図は一般的な多層配線構造を有する
半導体装置の断面図、第５図は側壁にスロープのないピ
アホールでの上層配線の形状を示す断面図である。 Ｉｌ＋は半導体装置、（２）は下層配線、＋３１ ｆ′
ｉシリコンオキシナイトライド層間絶縁膜、（４）ハレ
ジスト、（５）は上層配線、（６）はピアホールである
。 なお、図中、同一符号は同一または相当部分金示す。
Claims (4)
- （１）多層配線構造を有する半導体装置の製造方法にお
いて、下層部に対して上層部のエッチングレートが高く
なるように同一材料でその組成比を変えて層間絶縁膜を
形成する工程、上記層間絶縁膜にビアホール（Ｖｉａ
Ｈｏｌｅ）を開ける工程を含むことを特徴とする半導体
装置の製造方法。 - （２）上記層間絶縁膜が、シリコンオキシナイトライド
（ＳｉｏＮ）であることを特徴とする特許請求の範囲第
一項記載の半導体装置の製造方法。 - （３）上記層間絶縁膜の組成比が膜の厚さ方向に連続的
に変化することを特徴とする特許請求の範囲第１項また
は第２項記載の半導体装置の製造方法。 - （４）シリコンオキシナイトライド膜をＣＶＤで形成し
、形成時の導入ガスの流量を制御することにより、シリ
コンオキシナイトライドの組成比を変化させることを特
徴とする特許請求の範囲第１項ないし第３項のいずれか
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21545485A JPS6276537A (ja) | 1985-09-27 | 1985-09-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21545485A JPS6276537A (ja) | 1985-09-27 | 1985-09-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276537A true JPS6276537A (ja) | 1987-04-08 |
Family
ID=16672633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21545485A Pending JPS6276537A (ja) | 1985-09-27 | 1985-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276537A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449234A (en) * | 1987-08-20 | 1989-02-23 | Nec Corp | Semiconductor device |
| JPH02135759A (ja) * | 1988-09-30 | 1990-05-24 | Samsung Electron Co Ltd | 半導体装置およびその製造方法 |
| US6372668B2 (en) * | 2000-01-18 | 2002-04-16 | Advanced Micro Devices, Inc. | Method of forming silicon oxynitride films |
| JP2005045278A (ja) * | 2004-09-17 | 2005-02-17 | Semiconductor Energy Lab Co Ltd | 薄膜集積回路および薄膜集積回路の作製方法 |
-
1985
- 1985-09-27 JP JP21545485A patent/JPS6276537A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449234A (en) * | 1987-08-20 | 1989-02-23 | Nec Corp | Semiconductor device |
| JPH02135759A (ja) * | 1988-09-30 | 1990-05-24 | Samsung Electron Co Ltd | 半導体装置およびその製造方法 |
| US6372668B2 (en) * | 2000-01-18 | 2002-04-16 | Advanced Micro Devices, Inc. | Method of forming silicon oxynitride films |
| JP2005045278A (ja) * | 2004-09-17 | 2005-02-17 | Semiconductor Energy Lab Co Ltd | 薄膜集積回路および薄膜集積回路の作製方法 |
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