JPS6279536A - 情報処理装置の試験実行方式 - Google Patents
情報処理装置の試験実行方式Info
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- JPS6279536A JPS6279536A JP60221383A JP22138385A JPS6279536A JP S6279536 A JPS6279536 A JP S6279536A JP 60221383 A JP60221383 A JP 60221383A JP 22138385 A JP22138385 A JP 22138385A JP S6279536 A JPS6279536 A JP S6279536A
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- Japan
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- memory
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- 230000010365 information processing Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 7
- 238000004891 communication Methods 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特に演算処理装置の試験
実行方式に関する。
実行方式に関する。
従来、この種の試験実行方式は、オペレーティングシス
テムが主記憶装置の一部を論理的に切離すことにより試
験用主記憶領域を確保していた。
テムが主記憶装置の一部を論理的に切離すことにより試
験用主記憶領域を確保していた。
上述した従来の試験実行方式は、主記憶の部分切離しを
行うので、オペレーティングシステムの主記憶管理が複
雑になるという欠点がある。
行うので、オペレーティングシステムの主記憶管理が複
雑になるという欠点がある。
本発明の試験実行方式は、主記憶装置と２台以上の演算
処理装置と演算処理装置の試験を制御する試験制御装置
とを含む構成で、主記憶装置上でオペレーティングシス
テムが動作し、試験制御装置トオペレーティングシステ
ムとの通信手段を有し、主記憶装置の一部分を使用して
１台の演算処理装置の試験を行５情報処理システノ・に
おいて、試験制御装置からの通信手段を介しての試験の
ためのメモリ確保を要求する通知に対してオペレ−ティ
ングシステムが１つの実行部としてメモリ確保プログラ
ムを起動し、メモリ確保プログラムが試験で使用する主
記憶領域を確保することを特徴とする。
処理装置と演算処理装置の試験を制御する試験制御装置
とを含む構成で、主記憶装置上でオペレーティングシス
テムが動作し、試験制御装置トオペレーティングシステ
ムとの通信手段を有し、主記憶装置の一部分を使用して
１台の演算処理装置の試験を行５情報処理システノ・に
おいて、試験制御装置からの通信手段を介しての試験の
ためのメモリ確保を要求する通知に対してオペレ−ティ
ングシステムが１つの実行部としてメモリ確保プログラ
ムを起動し、メモリ確保プログラムが試験で使用する主
記憶領域を確保することを特徴とする。
このように、試験用主記憶領域を通常の１つの実行部用
の主記憶領域として確保することにより、オペレーティ
ングシステムの主記憶管理が単純になる。
の主記憶領域として確保することにより、オペレーティ
ングシステムの主記憶管理が単純になる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の試験実行方式が適用された情報処理シ
ステムの一実施例の構成を示す図である。
ステムの一実施例の構成を示す図である。
この情報処理システムは、演算処理装置１１と、演算処
理装置１２と、主記憶装置１８と、試験制御装置１４と
、演算処理装置１１と試験制御装置１４を接続する試験
制御インタフェース１５と、演算処理装置１２と試験制
御装置１４を接続する試験制御インタフェース１６と、
主記憶装置１Ｂと試験制卸装置１４を接続する試験制御
インタフェースＣ１７を含む構成である。
理装置１２と、主記憶装置１８と、試験制御装置１４と
、演算処理装置１１と試験制御装置１４を接続する試験
制御インタフェース１５と、演算処理装置１２と試験制
御装置１４を接続する試験制御インタフェース１６と、
主記憶装置１Ｂと試験制卸装置１４を接続する試験制御
インタフェースＣ１７を含む構成である。
主記憶装置ｌＢ上で動作するオペレーティングシステム
（図示していない）と試験制御装置１４とは、試験制御
インタフェース１５または１６を介して通信を行うこと
が可能となっている。
（図示していない）と試験制御装置１４とは、試験制御
インタフェース１５または１６を介して通信を行うこと
が可能となっている。
次Ｋ、本実施例の動作を演算処理装置１２の試験を行う
場合について説明する。
場合について説明する。
試験制御装置１４は、試験制御インタフェース１５を介
してオペレーティングシステムに対し試験用メモリ確保
要求を送る。オペレーティングシステムは、試験用メモ
リ確保要求を受けとるとメモリ確保プログラムを起動し
、メモリ確保プログラムで使用する主記憶領域の割り当
てを通常の実行部と同様に行う。
してオペレーティングシステムに対し試験用メモリ確保
要求を送る。オペレーティングシステムは、試験用メモ
リ確保要求を受けとるとメモリ確保プログラムを起動し
、メモリ確保プログラムで使用する主記憶領域の割り当
てを通常の実行部と同様に行う。
主記憶領域の割り当てが完了すると、オペレーティング
システムは試験制卸装置１４に対して、試験補助用ジョ
ブに割り当てた主記憶アドレスを含んだ試験用メモリ確
保完了通知を試験制御インタフェース１５を介して送信
し、メモリ確保プログラムを実行保留状態に置く。試験
制御装置１４は、試験用メモリ確保完了通知を受けとる
と、試験用プログラムとデータをメモリ確保プログラム
に割り当てられた主記憶領域に試験制御インタフェース
１７を介して書込み、試験用主記憶領域を演算処理装置
１２に試験制御インタフェース１６を介して設定し、試
験開始を指示することにより演算処理装置１２の試験を
行う。
システムは試験制卸装置１４に対して、試験補助用ジョ
ブに割り当てた主記憶アドレスを含んだ試験用メモリ確
保完了通知を試験制御インタフェース１５を介して送信
し、メモリ確保プログラムを実行保留状態に置く。試験
制御装置１４は、試験用メモリ確保完了通知を受けとる
と、試験用プログラムとデータをメモリ確保プログラム
に割り当てられた主記憶領域に試験制御インタフェース
１７を介して書込み、試験用主記憶領域を演算処理装置
１２に試験制御インタフェース１６を介して設定し、試
験開始を指示することにより演算処理装置１２の試験を
行う。
以上説明したように本発明は、試験用主記憶領域を通常
の１つの実行部用の主記憶領域として確保することによ
り、オペレーティングシステムの主記憶管理を単純にで
きる効果がある。
の１つの実行部用の主記憶領域として確保することによ
り、オペレーティングシステムの主記憶管理を単純にで
きる効果がある。
第１図は本発明の試験実行方式が適用された情報処理シ
ステムの一実施例の構成図である。 １１・・・・・・演算処理装置。 １２・・・・・・演算処理装置。 １８・・・・・・主記憶装置。 １４・・・・・・試験制御装置。 １５・・・・・・試験制御インタフェース。 １６・・・・・・Ｅ験制御インタフェース。 １７・・・・・・試験制御インタフェース。
ステムの一実施例の構成図である。 １１・・・・・・演算処理装置。 １２・・・・・・演算処理装置。 １８・・・・・・主記憶装置。 １４・・・・・・試験制御装置。 １５・・・・・・試験制御インタフェース。 １６・・・・・・Ｅ験制御インタフェース。 １７・・・・・・試験制御インタフェース。
Claims (1)
- 主記憶装置と２台以上の演算処理装置と前記演算処理装
置の試験を制御する試験制御装置とを含む構成で、前記
主記憶装置上でオペレーティングシステムが動作し、前
記試験制御装置と前記オペレーティングシステムとの通
信手段を有し、前記主記憶装置の一部分を使用して１台
の前記演算処理装置の試験を行う情報処理システムにお
いて、前記試験制御装置からの前記通信手段を介しての
試験のためのメモリ確保を要求する通知に対して前記オ
ペレーティングシステムが１つの実行部としてメモリ確
保プログラムを起動し、前記メモリ確保プログラムが試
験で使用する主記憶領域を確保することを特徴とする情
報処理装置の試験実行方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221383A JPS6279536A (ja) | 1985-10-03 | 1985-10-03 | 情報処理装置の試験実行方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221383A JPS6279536A (ja) | 1985-10-03 | 1985-10-03 | 情報処理装置の試験実行方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6279536A true JPS6279536A (ja) | 1987-04-11 |
Family
ID=16765915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60221383A Pending JPS6279536A (ja) | 1985-10-03 | 1985-10-03 | 情報処理装置の試験実行方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6279536A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7297323B2 (en) | 2001-09-25 | 2007-11-20 | Kabushiki Kaisha Toshiba | Method and apparatus for manufacturing fine particles |
-
1985
- 1985-10-03 JP JP60221383A patent/JPS6279536A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7297323B2 (en) | 2001-09-25 | 2007-11-20 | Kabushiki Kaisha Toshiba | Method and apparatus for manufacturing fine particles |
| US7678326B2 (en) | 2001-09-25 | 2010-03-16 | Kabushiki Kaisha Toshiba | Method and apparatus for manufacturing fine particles |
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