JPS6279545A - メモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 産業上の利用分野 本発明は、階層制御によるメモリへのアクセス制御方式
に関し、特に、このようなアクセス制御の際の保持ブロ
ック情報テーブルへの参照の正当性を確認する方式に関
するものである。

従来の技術 メモリは、一般に、記憶容量とアクセス速度が相反する
関係にあり、またアクセスには相当程度のアドレスの連
続１性が存在するため、階層制御が採用されている。

すなわち、低速３人容頃のメモリ内の格納領域が所定→
ノイズの複数ブロックに分割され、これらブロックのう
ら所定数以下のものが高ｉ重、小容けのバッファメモリ
に保持される。一方、このバッファメモリに保持中のブ
ロックの情報を格納する保持ブロック情報テーブルが設
けられ、メモＩＩに対するアクセス要求のたびに保持ブ
ロック情報テーブルが参照される。この参照の結果、ア
クセス対象のブロックがバッファメモリに保持中である
ことが判明すると、バッファメモリ内のそのブロックに
対するアクセスが行われる。

一方、保持ブロック情報テーブルの参照の結果、アクセ
ス対象のブロックがバッファメモリに保持されていない
ことが判明すると、アクセス対象の新たなブロックがメ
モリからバッファメモリへ転送され、これと相前後して
メモリ又はバッファメモリ内の対応のブロックへのアク
セスと、保持ゾロツク情報テーブルの内容の更新が行わ
れる。

このような、メモリの階層制御が正しく行われるために
は、保持ブｌ′コック情報テーブルの参照の正当性が保
証される必要がある。

この参照には、通常、比較器が用いられるが、従来、こ
の比較器の動作の正常性を含む参照の正当性を保証する
ために、この比較器を２重化構成とし、両者の比較結果
を照合する方式が用いられている。

発明が解決しようとする問題点 上述した比較器の２重化構成による従来方式では、２重
化のためにハードウェア量が倍増し、更にこの２重化部
分の結果を照合するために少なくとも１個の比較器が更
に必要となので、ハードウェア量が更に増加するという
問題がある。

特に、比較器を多数個並列配置することにより参照所要
時間の短縮を図るシステムでは、もともと大きな所要数
が、ＩＬ較動作の正当性を保証するためにハードウェア
量が更に増加することは大きな問題である。

また、ハードウェア頃が増加すれば、それだけどこかに
故障が発生しやすくなるという問題もある。例えば、２
重化構成の比較器のいずれもが正常であっても、これら
の比較結果を照合する比較器が故障すれば、全体として
故障と一１東ざるを得ない。これに対処するため、照合
用の比較器も２重にしなければならなくなるなど、ハー
ドウェア量の増加は際限がなくなる。

発明の構成 問題点を解決するための手段 上記従来技術の問題点を解決する本発明のメモリアクセ
ス制御方式は、−に述のような階層制御のメモリアクセ
ス制御方式において、メモリアクセスに際しメモリから
バッファメモリへの新たなブロックの転送と、これに伴
う保持ブロック情報テーブルの更新が行われた場合には
、このメモリアクセスに係わるブロック情報と同一の情
報によって保持ブロック情報テーブルを再度参照し、対
応のブロックがバッファメモリに保持されているという
参照結果を得ることにより、保持ブロック情報テーブル
に対する参照結果の正当性を確認することにより、最小
個数の比較器のもとで参照結果の正当性を保証できるよ
うに構成されている。

すなわち、従来方式ではハードウェアーにの冗長性の付
加によって参照の正当性を確認するのに対し、本発明の
方式では時間軸上の冗長性の付加によって参照結果の正
当性を確認するものであり、その効果としては、ハード
ウェアの大幅な節減が可能となる。

以下、本発明の作用を実施例と共に詳細に説明する。

実施例 第１図は、本発明の一実施例のメモリアクセス制御方式
が適用されるメモリアクセス制御装置１の構成を、関連
のメモリ２及びバッファメモリ３と共に示すブロック図
である。

このメモリアクセス制御装置１は、制御部１１゜保持ブ
ロック情報テーブル１２．比較器１３．アドレスレジス
タ１４．書込みデータレジスタ１５及び読出しデータレ
ジスタ１６を備えている。

メモリ２内の格納領域は所定サイズのＮ個のブロックに
分割されており、このうちのｎ　（＜Ｎ）個のブロック
が、バッファメモリ３に保持されている。このバッファ
メモリに保持されているブロックの番号が、それらをア
ドレスとして持つ保持ブロック情報テープ１１Ｎ２内に
格納されている。

アドレスレジスタ１４には、アクセス要求元から供給さ
れたアドレスが保持される。このアドレスレジスタ１４
は、連続的に発生ずるメモリアクセス要求をパイプライ
ン的に処理するために、複数個のアドレスレジスタ１４
ａ〜１４ｎによる縦列循環構成となっている。すなわち
、要求元から供給されたアドレスは、アクセス発生の前
後関係を保ったまま所定周期でアドレスレジスタ１４内
を循環しアドレスレジスタ１４ａに保持された直後、あ
るいは循環後戻ってきた時点でここから読取られる。

制御部１１は、外部のアクセス要求元からアクセス要求
を受けると、アクセス対象のアドレスをアドレスレジス
タ１４ａに保持し、アクセスが書込みである場合には書
込みデータをレジスタ１５に保持する。

アドレスレジスタ１４ａに保持されたアドレスは、上位
ビット群から成るブロック番号と、下位ビット群から成
るブロック内アドレスから構成されている。アドレスレ
ジスタ１４ａに保持されたアドレスのうち、上位ビット
群から成るブロック番号は、保持ブロック情報テーブル
１２と比較器１３に供給される。

保持ブロック情報テーブル１２内にアクセス対象のブロ
ック番号が格納されていれば、このブロック番号が読出
されて比較１３の他方の入力端子に供給され、比較器１
３から制御部１１に比較一致が通知される。この比較一
致は、アクセス対象のブロックがバッファメモリ３内に
保持されていることを意味し、このような状況はヒント
などと称されている。逆に、比較器１３から制御部１３
に通知される比較不一致は、アクセス対象のブロックが
バッファメモリ３内に保持されていないことを意味し、
このような状況はミスヒントなどと称されている。

制御ブロック１１は、ヒントの場合には、アドレスレジ
スタ１４ａに保持されているアドレスをバッファメモリ
３のアドレス入力端子Ａに供給してアクセスを行う。す
なわち、このメモリアクセスが書込みであれば、レジス
タ１５に保持されている書込みデータが、データ入出力
端子りからバッファメモリ３内の所定のアドレスに書込
まれる。

一方、このメモリアドレスが読出しであれば、バッファ
メモリ３内の所定のアドレスのデータがデータ入出力端
子りを経て読出され、レジスタ１６に保持される。

制御ブロック１１は、ミスヒツトの場合には、アドレス
レジスタ１４ａ内のアドレスをメモリ２のアドレス入力
端子ＡＡに供給し、−Ｌ述したバッファメモリ３に対す
るアクセスの場合と同様のアクセスを行う。この結果、
メモリ２のデータ入出力端子ＤＤを介して書込み、読出
しが行われる。

引続き、制御部１１は、ミスヒツトのブロックをメモリ
７からバッファメモリ３に転送する。この際、バッファ
メモリ３内に保持されているブロンり数が上限値ｎに達
していれば、所定の置き換え算法に従って１個のブロッ
クが入れ換わりにバッファメモリ３からメモリ２に戻さ
れる。

制御部１１は、アクセス終了後のアドレスの上位ビット
から成るブロック番号がアドレスレジスタ１４内を一巡
して再度アドレスレジスタ１４ａ内に戻ってくると、こ
れを保持ブロック情報テーブル１２に供給することによ
り、へソファメモリ３に新たに保持されたブロックの番
号を、ここに登録する。

制御部１１は、このブロック番号がアドレスレジスタ１
４内を更に一巡してアドレスレジスタ１４ａに戻ってく
ると、前述したアクセス直前の参照動作の場合と同様に
、これを用いて保持ブロック情報テーブル１２を参照す
ることにより、比較器１３から比較一致の通知がなされ
るか否かを確認する。

このブロック番号は、直前にブロック情報テーブル１２
内に登録されているので、比較器１３の比較動作などが
正常であれば、比較一致の結果が得られるはずである。

従って、この再度の参照結果がヒントでなければ、比較
器１３を含む参照機能に障害が発生したことが確Ｈ，ｙ
２される。

制御部１１は、このような障害が発生した場合には、外
部に対し通知を行う。

以上、ミスヒツトの場合には、メモリ２へのアクセス後
に新たなブロックをバッファメモリ３内に転送する構成
を例示したが、この新たなブロックのバッファメモリ３
への転送が済んでからこれに対するアクセスをバッファ
メモリ３．トで行うこともできる。

また、アドレスレジスタを縦列縦置構成とする場合を例
示したが、退避用のレジスタを所定数設置し、読出しの
時点が到来するまでそれぞれにアドレスを保持し続ける
構成としてもよい。

発明の効果 以上詳細に説明したように、本発明のメモリアクセス制
御方式は、保持ブロック情報テーブルの更新が行われた
場合には、同一のブロック情報を用いてテーブルを再度
参照し、ヒントの結果から参照動作の正当性を確認する
構成であるから、最小個数の比較器のもとて参照結果の
正当性を保証できるという効果が奏される。

【図面の簡単な説明】

第１図は、本発明の一実施例のメモリアクセス制御方式
が適用されるメモリアクセス制御装置１の構成を、関連
のメモリ２とバッファメモリ３と共に示す構成ブロック
図である。 １・・メモリアクセス制御装置、２・・メモリ。 ３・・バッファメモリ、１１・・制御部、１２・・保持
ブロック情報テーブル、１３・・比較器。 １４・・アドレスレジスタ、１５・・書込みデータレジ
スタ、１６・・読出しデータレジスタ。

Claims (1)

1. 【特許請求の範囲】 メモリ内の格納領域を所定サイズの複数ブロックに分割
   し、これらブロックのうち所定数以下のものをバッファ
   メモリに保持する共に、このバッファメモリに保持中の
   ブロックの情報を格納する保持ブロック情報テーブルを
   設け、メモリに対するアクセス要求のたびに保持ブロッ
   ク情報テーブルを参照し、このメモリアクセスがバッフ
   ァメモリに保持中のブロックに対するものであればバッ
   ファメモリ内のそのブロックにアクセスし、他の場合に
   はメモリアクセスに係わる新たなブロックをメモリから
   バッファメモリへ転送し、相前後してメモリ又はバッフ
   ァメモリ内の対応のブロックにアクセスし且つ保持ブロ
   ック情報テーブルの更新を行う階層制御によるメモリア
   クセス制御方式において、 メモリアクセスに際しメモリからバッファメモリへの新
   たなブロックの転送と、これに伴う保持ブロック情報テ
   ーブルの更新が行われた場合には、このメモリアクセス
   に係わるブロック情報と同一の情報によって保持ブロッ
   ク情報テーブルを再度参照し、対応のブロックがバッフ
   ァメモリに保持されているという参照結果を得ることに
   より、保持ブロック情報テーブルに対する参照結果の正
   当性を確認することを特徴とするメモリアクセス制御方
   式。