JPS6278853A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6278853A JPS6278853A JP21836985A JP21836985A JPS6278853A JP S6278853 A JPS6278853 A JP S6278853A JP 21836985 A JP21836985 A JP 21836985A JP 21836985 A JP21836985 A JP 21836985A JP S6278853 A JPS6278853 A JP S6278853A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に導電層間の
絶縁膜の形成方法に関する。
絶縁膜の形成方法に関する。
従来、導成ｊ−間に絶縁膜を形成するには、下層の導′
ｄｌＬＩ−表面に化学気相成長（ｃｈｅｍｉｃａｌ ｖ
ａｐｏｒｄｅｐｏｓｉｔｉｏｎ、以下ＣＶＤという）法
によシ絶縁膜を形成し、その上に上層の導電層を形成し
ていた。
ｄｌＬＩ−表面に化学気相成長（ｃｈｅｍｉｃａｌ ｖ
ａｐｏｒｄｅｐｏｓｉｔｉｏｎ、以下ＣＶＤという）法
によシ絶縁膜を形成し、その上に上層の導電層を形成し
ていた。
上述した従来の絶縁膜の形成方法は、膜厚及び膜質の、
均一な絶縁膜を形成することができる点で優れているも
のの、所定形状に加工した下層導電層の縁辺部や角部が
加工形成されたときのままに、まるみがなく鋭角で残さ
れるため、その部分に電界が集中し、絶縁膜が破壊され
やすい。また、絶縁膜が下層と上層の導電層間だけでな
く、下地、の絶縁膜と上層の導電層間にも介在するため
、たとえば、二層多結晶シリコンを用いた半導体記憶装
置で上層の導電層を絶縁ゲート型電界効果トランジスタ
のゲート電極として用いる場合、写真食刻法によシ絶縁
膜の一部をエツチング除去する必要があり、工程が複雑
となシ目合せ余裕が必要となるために素子の微細化に適
さない欠点がある。
均一な絶縁膜を形成することができる点で優れているも
のの、所定形状に加工した下層導電層の縁辺部や角部が
加工形成されたときのままに、まるみがなく鋭角で残さ
れるため、その部分に電界が集中し、絶縁膜が破壊され
やすい。また、絶縁膜が下層と上層の導電層間だけでな
く、下地、の絶縁膜と上層の導電層間にも介在するため
、たとえば、二層多結晶シリコンを用いた半導体記憶装
置で上層の導電層を絶縁ゲート型電界効果トランジスタ
のゲート電極として用いる場合、写真食刻法によシ絶縁
膜の一部をエツチング除去する必要があり、工程が複雑
となシ目合せ余裕が必要となるために素子の微細化に適
さない欠点がある。
本発明の半導体装置の製造方法は、絶縁膜を有する半導
体基板の一生面の所定領域に第１の導電膜と第１の酸化
膜及び酸化阻止膜とからなる３層膜を形成する工程と、
全面に第２の酸化膜を形成する工程と、前記＃ｃ１の導
電膜と前記第２の酸化膜の界面に前記第１の導電膜の酸
化膜からなる第３の酸化膜を形成する工程と、異方性エ
ツチング法により前記８ｇ２の酸化膜を前記第１の酸化
膜及び第３の酸化膜の側面にのみ残す工程と、前記第２
の酸化膜及び第３の酸化膜を介して前記第１の導電膜と
電気的に絶縁する第２の導電膜を形成する工程を含むこ
とを特徴とする。
体基板の一生面の所定領域に第１の導電膜と第１の酸化
膜及び酸化阻止膜とからなる３層膜を形成する工程と、
全面に第２の酸化膜を形成する工程と、前記＃ｃ１の導
電膜と前記第２の酸化膜の界面に前記第１の導電膜の酸
化膜からなる第３の酸化膜を形成する工程と、異方性エ
ツチング法により前記８ｇ２の酸化膜を前記第１の酸化
膜及び第３の酸化膜の側面にのみ残す工程と、前記第２
の酸化膜及び第３の酸化膜を介して前記第１の導電膜と
電気的に絶縁する第２の導電膜を形成する工程を含むこ
とを特徴とする。
次に、本発明について図面を参照して説明する。
第１図ないし第６図は本発明の一実施例の工程順縦断面
図である。シリコン酸化膜２上にシリコン窒化Ｍ１０が
積層された２層絶縁膜を有するシリコン基板１の一生面
に、リンドープしたポリシリコン膜３、その熱酸化によ
って形成したシリコン酸化膜４及びシリコン窒化膜５か
らなる３層膜を設け、この３層膜を所定形状に加工する
。次いで、全面に気相成長法によシシリコン酸化膜１１
を堆積しく第１図）、全面を熱酸化してポリシリコン膜
３の側面のシリコン酸化膜厚を増すと共に鋭角部をなく
す（第２図）。このとき、ポリシリコンＭ３のないシリ
コン基板表面部分及びポリシリコン膜３の上面は、シリ
コン窒化膜ｌＯで覆われているので酸化はされない。次
に、異方性のプラズマエツチング法によシシリコン酸化
膜１１の大部分を除去した後（第３図）、等方性のウェ
ットエツチング液によシ残シを除去する（第４図）。次
に、表面に請出したシリコン窒化膜５．１０＆びシリコ
ン酸化膜２を順次エツチング除去する（第５図）。その
後、シリコン酸化膜８、ポリシリコン膜９を形成する（
第６図）。
図である。シリコン酸化膜２上にシリコン窒化Ｍ１０が
積層された２層絶縁膜を有するシリコン基板１の一生面
に、リンドープしたポリシリコン膜３、その熱酸化によ
って形成したシリコン酸化膜４及びシリコン窒化膜５か
らなる３層膜を設け、この３層膜を所定形状に加工する
。次いで、全面に気相成長法によシシリコン酸化膜１１
を堆積しく第１図）、全面を熱酸化してポリシリコン膜
３の側面のシリコン酸化膜厚を増すと共に鋭角部をなく
す（第２図）。このとき、ポリシリコンＭ３のないシリ
コン基板表面部分及びポリシリコン膜３の上面は、シリ
コン窒化膜ｌＯで覆われているので酸化はされない。次
に、異方性のプラズマエツチング法によシシリコン酸化
膜１１の大部分を除去した後（第３図）、等方性のウェ
ットエツチング液によシ残シを除去する（第４図）。次
に、表面に請出したシリコン窒化膜５．１０＆びシリコ
ン酸化膜２を順次エツチング除去する（第５図）。その
後、シリコン酸化膜８、ポリシリコン膜９を形成する（
第６図）。
本実施例は、気相成長法で形成したシリコン酸化膜１１
を用い、所定領域以外のシリコン酸化膜１１をエツチン
グ除去するために異方性エツチングと等方性エツチング
との２段階で行うことにより、シリコン酸化膜１１被着
後ポリシリコン膜３をさほど熱酸化せずとも、ポリシリ
コン膜３の側面に絶縁分離に十分なだけのシリコン酸化
、喚１１を残すことが出来る。
を用い、所定領域以外のシリコン酸化膜１１をエツチン
グ除去するために異方性エツチングと等方性エツチング
との２段階で行うことにより、シリコン酸化膜１１被着
後ポリシリコン膜３をさほど熱酸化せずとも、ポリシリ
コン膜３の側面に絶縁分離に十分なだけのシリコン酸化
、喚１１を残すことが出来る。
以上説明したように本発明は、下層導電膜パターン側面
に接し基板全面を覆う絶＃＊膜を形成し、下層導電膜パ
ターン側面と、絶縁膜の接触する界面に下層導電膜の薄
い酸化膜を形成し、この酸化膜と異方性エツチング法で
残した厚い前記絶縁膜を介して下層導電膜と電気的に絶
縁した上層導電膜を形成する。これによシ、絶縁性に優
れ、素子の平坦化及び微細化に適した絶縁膜を形成する
ことができる。
に接し基板全面を覆う絶＃＊膜を形成し、下層導電膜パ
ターン側面と、絶縁膜の接触する界面に下層導電膜の薄
い酸化膜を形成し、この酸化膜と異方性エツチング法で
残した厚い前記絶縁膜を介して下層導電膜と電気的に絶
縁した上層導電膜を形成する。これによシ、絶縁性に優
れ、素子の平坦化及び微細化に適した絶縁膜を形成する
ことができる。
第１図ないし第６図は本発明の一実施例の工程順縦断面
図である。 １・・・・・・シリコン基板、２，４，８．１１・・・
・・・シリコン酸化膜、３．９・・・・・・ポリシリコ
ン膜、５．１０・・・・・・シリコン窒化膜。 ！・ ν ・ 代理人 弁理士 内 原 ヨ（：（−一
図である。 １・・・・・・シリコン基板、２，４，８．１１・・・
・・・シリコン酸化膜、３．９・・・・・・ポリシリコ
ン膜、５．１０・・・・・・シリコン窒化膜。 ！・ ν ・ 代理人 弁理士 内 原 ヨ（：（−一
Claims (1)
- 絶縁膜を有する半導体基板の一主面の所定領域に第１の
導電膜と第１の酸化膜及び酸化阻止膜とからなる３層膜
を形成する工程と、全面に第２の酸化膜を形成する工程
と、前記第１の導電膜と前記第２の酸化膜の界面に前記
第１の導電膜の酸化膜からなる第３の酸化膜を形成する
工程と、異方性エッチング法により前記第２の酸化膜を
前記第１の酸化膜及び第３の酸化膜の側面にのみ残す工
程と、前記第２の酸化膜及び第３の酸化膜を介して前記
第１の導電膜と電気的に絶縁する第２の導電膜を形成す
る工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21836985A JPS6278853A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21836985A JPS6278853A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6278853A true JPS6278853A (ja) | 1987-04-11 |
Family
ID=16718813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21836985A Pending JPS6278853A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6278853A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203323A (ja) * | 1989-12-29 | 1991-09-05 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
| US5384278A (en) * | 1992-11-16 | 1995-01-24 | United Technologies Corporation | Tight control of resistor valves in a SRAM process |
-
1985
- 1985-09-30 JP JP21836985A patent/JPS6278853A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203323A (ja) * | 1989-12-29 | 1991-09-05 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
| US5384278A (en) * | 1992-11-16 | 1995-01-24 | United Technologies Corporation | Tight control of resistor valves in a SRAM process |
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