JPS6281043A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6281043A JPS6281043A JP22208485A JP22208485A JPS6281043A JP S6281043 A JPS6281043 A JP S6281043A JP 22208485 A JP22208485 A JP 22208485A JP 22208485 A JP22208485 A JP 22208485A JP S6281043 A JPS6281043 A JP S6281043A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- interlayer insulating
- hole
- electrode pattern
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路などの半導体装置の製造方
法に係り、特に半導体基板上の層間絶縁膜にスルーホー
ルもしくはコンタクトホールを形成する際に下地の段差
に影響さｎず均一なスルーホール、コンタクトホールを
形成する方法に関するものである。
法に係り、特に半導体基板上の層間絶縁膜にスルーホー
ルもしくはコンタクトホールを形成する際に下地の段差
に影響さｎず均一なスルーホール、コンタクトホールを
形成する方法に関するものである。
従来、半導体装置の製造工程において層間絶縁膜にスル
ーホール、コンタクトホールを形成ｆｂ場合は、その工
程断面を第２図に示すように、シリコン基板１上に配線
または電極パターン２を形成し、これらを下地下層膜と
して層間絶縁膜３を形成したうえ、この層間絶縁膜３を
平坦化形成する。次いで前記層間絶縁膜３にスルーホー
ル１１゜コンタクトホール１２を形成するのに、電極パ
ターン２上でジャストエッチするか、あるいはシリコン
基板１上でジャストエッチする方法がとられている。こ
のとき、平坦化形成された眉間絶縁膜３にスルーホール
１１を形成する場合、電極パターン２上でジャストエッ
チすると（第２図（ａ））、シリコン基板１へのコンタ
クトホール１２はアンダーエッチとなる。また、シリコ
ン基板１上でコンタクトホール１２をジャストエッチす
ると（第２図（ｂ））、電極パターン２上でのスルーホ
ール１１はアンダーカットのために大きく開口してしま
うものである。
ーホール、コンタクトホールを形成ｆｂ場合は、その工
程断面を第２図に示すように、シリコン基板１上に配線
または電極パターン２を形成し、これらを下地下層膜と
して層間絶縁膜３を形成したうえ、この層間絶縁膜３を
平坦化形成する。次いで前記層間絶縁膜３にスルーホー
ル１１゜コンタクトホール１２を形成するのに、電極パ
ターン２上でジャストエッチするか、あるいはシリコン
基板１上でジャストエッチする方法がとられている。こ
のとき、平坦化形成された眉間絶縁膜３にスルーホール
１１を形成する場合、電極パターン２上でジャストエッ
チすると（第２図（ａ））、シリコン基板１へのコンタ
クトホール１２はアンダーエッチとなる。また、シリコ
ン基板１上でコンタクトホール１２をジャストエッチす
ると（第２図（ｂ））、電極パターン２上でのスルーホ
ール１１はアンダーカットのために大きく開口してしま
うものである。
このように、上述した従来の方法では、配線または電極
パターン上のスルーホールがアンダーカットのため大き
く開口してしまった夛、シリコン基板上のコンタクトホ
ールがアンダーエッチになってしまうため、コンタクト
部分でのマージン減少や接触不良などの問題があった。
パターン上のスルーホールがアンダーカットのため大き
く開口してしまった夛、シリコン基板上のコンタクトホ
ールがアンダーエッチになってしまうため、コンタクト
部分でのマージン減少や接触不良などの問題があった。
この発明は、上記のような問題点を解消するためになさ
ｎたもので、コンタクトホール、スルーホールを下地の
段差に影響さｎることなく、同じ大きさ、異なる深さで
形成することによシ、コンタクト部分でのマージンを増
大させると共に、信頼性を向上させることができる半導
体装置の製造方法を提供することを目的としている。
ｎたもので、コンタクトホール、スルーホールを下地の
段差に影響さｎることなく、同じ大きさ、異なる深さで
形成することによシ、コンタクト部分でのマージンを増
大させると共に、信頼性を向上させることができる半導
体装置の製造方法を提供することを目的としている。
この発明に係る半導体装置の製造方法は、半導体基板上
に電極または配線などの導体パターンを形成する工程と
、前記導体パターン上に眉間絶縁膜を形成する工程と、
前記半導体基板上の層間絶縁膜に前記導体パターンに対
応したスルーホールまたはコンタクトホールを形成する
工程と、前記層間絶縁膜をエッチバック法を用いて平坦
化する工程とを具備することを特徴とする。
に電極または配線などの導体パターンを形成する工程と
、前記導体パターン上に眉間絶縁膜を形成する工程と、
前記半導体基板上の層間絶縁膜に前記導体パターンに対
応したスルーホールまたはコンタクトホールを形成する
工程と、前記層間絶縁膜をエッチバック法を用いて平坦
化する工程とを具備することを特徴とする。
この発明の方法においては、層間絶縁膜を平坦化する前
にスルーホールもしくはコンタクトホールを形成し、後
でエッチバック法を用いて平坦化を行うことによシ、下
地の段差に関係なく層間絶縁膜に同じ大きさ、異なる深
さのコンタクトホール、スルーホールを形成できる。
にスルーホールもしくはコンタクトホールを形成し、後
でエッチバック法を用いて平坦化を行うことによシ、下
地の段差に関係なく層間絶縁膜に同じ大きさ、異なる深
さのコンタクトホール、スルーホールを形成できる。
以下、この発明を図面に示す実施例に基づいて説明する
。
。
第１図（、）乃至（、）はこの発明による半導体装置の
製造方法の一実施例を示す工程断面側面図である。
製造方法の一実施例を示す工程断面側面図である。
まず、第１図（＆）に示すように、シリコン基板１上に
導体パターンとしてパターニングさｎた電極パターン２
を形成したうえ、こｎら電極パターン２の上に、該電極
パターン２と基板１を下地層として上層に形成さ扛る上
１＝配線との層間絶縁膜３を形成する。次に、第１図（
ｂ）に示すように前記層間絶縁Ｍ３に、電極パターン２
とシリコン基板１上に対応して七ｎそれスルーホール４
．コンタクトホール５をエッチ法にて形成する。この状
態では層間絶縁膜３の平坦性が良くないために、一度こ
れらの上層に、第１図（ｃ）に示すようにレジスト６を
塗布する。次いで、第１図（ｄ）に示すように、エッチ
バック法を用いてエツチングを進めて行き、層間絶縁膜
３の一番低い部分でエツチングを止める。しかる後、レ
ジスト６を除去することによシ、第１図（、）に示すよ
うに、電極パターン２上にスルーホール３を、シリコン
基板１上にコンタクトホール４を形成することができる
。従って、このようにして層間絶縁膜３に形成されたス
ルーホール４、コンタクトホール５は、従来のように下
地の段差に影響さｎず、同じ形状で、異なる深さのホー
ルが得らｎることになる。
導体パターンとしてパターニングさｎた電極パターン２
を形成したうえ、こｎら電極パターン２の上に、該電極
パターン２と基板１を下地層として上層に形成さ扛る上
１＝配線との層間絶縁膜３を形成する。次に、第１図（
ｂ）に示すように前記層間絶縁Ｍ３に、電極パターン２
とシリコン基板１上に対応して七ｎそれスルーホール４
．コンタクトホール５をエッチ法にて形成する。この状
態では層間絶縁膜３の平坦性が良くないために、一度こ
れらの上層に、第１図（ｃ）に示すようにレジスト６を
塗布する。次いで、第１図（ｄ）に示すように、エッチ
バック法を用いてエツチングを進めて行き、層間絶縁膜
３の一番低い部分でエツチングを止める。しかる後、レ
ジスト６を除去することによシ、第１図（、）に示すよ
うに、電極パターン２上にスルーホール３を、シリコン
基板１上にコンタクトホール４を形成することができる
。従って、このようにして層間絶縁膜３に形成されたス
ルーホール４、コンタクトホール５は、従来のように下
地の段差に影響さｎず、同じ形状で、異なる深さのホー
ルが得らｎることになる。
なお、上記実施例では電極パターンやシリコン基板との
コンタクト、スルーホールを形成する場合について示し
たが、本発明は電極と電極、配線と配線等の多層配線技
術や、３次元回路素子の眉間絶縁膜、もしくは層間導電
膜にも同様の方法を用いることができる。また、全ての
コンタクトを均一に開口できるため、コンタクトとスル
ーホールが近接している場合等のマージンが拡くな）、
微細化にも有利である。
コンタクト、スルーホールを形成する場合について示し
たが、本発明は電極と電極、配線と配線等の多層配線技
術や、３次元回路素子の眉間絶縁膜、もしくは層間導電
膜にも同様の方法を用いることができる。また、全ての
コンタクトを均一に開口できるため、コンタクトとスル
ーホールが近接している場合等のマージンが拡くな）、
微細化にも有利である。
以上のようにこの発明の方法によｎば、コンタクトホー
ル、スルーホールを下地の段差に関係なく同じ大きさで
開口できるので、上層配線パターンのマージンが拡大し
、微細化が図扛ると共に、確実にコンタクトホールによ
って下地パターンと接触できるので、高信頓性の半導体
装置が得らｎる効果がある。
ル、スルーホールを下地の段差に関係なく同じ大きさで
開口できるので、上層配線パターンのマージンが拡大し
、微細化が図扛ると共に、確実にコンタクトホールによ
って下地パターンと接触できるので、高信頓性の半導体
装置が得らｎる効果がある。
【図面の簡単な説明】
第１図（ａ）乃至（、）はこの発明による半導体装置の
製造方法の一実施例を示す工程断面側面図、第２図（、
）および（ｂ）は従来方法の説明に供する断面側面図で
ある。 １・・・・シリコン基板、２・・・・電極パタ−ン、３
・・・・層間絶縁膜、４・・・拳スルーホール、５・・
・・コンタクトホール、６・・・・レジスト。
製造方法の一実施例を示す工程断面側面図、第２図（、
）および（ｂ）は従来方法の説明に供する断面側面図で
ある。 １・・・・シリコン基板、２・・・・電極パタ−ン、３
・・・・層間絶縁膜、４・・・拳スルーホール、５・・
・・コンタクトホール、６・・・・レジスト。
Claims (1)
- 半導体基板上に電極または配線などの導体パターンを形
成する工程と、前記導体パターン上に層間絶縁膜を形成
する工程と、前記半導体基板上の層間絶縁膜に前記導体
パターンに対応したスルーホールまたはコンタクトホー
ルを形成する工程と、前記層間絶縁膜をエッチバック法
を用いて平坦化する工程とを具備することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22208485A JPS6281043A (ja) | 1985-10-04 | 1985-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22208485A JPS6281043A (ja) | 1985-10-04 | 1985-10-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6281043A true JPS6281043A (ja) | 1987-04-14 |
Family
ID=16776874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22208485A Pending JPS6281043A (ja) | 1985-10-04 | 1985-10-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6281043A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970052298A (ko) * | 1995-12-20 | 1997-07-29 | 김주용 | 반도체소자의 비아콘택 형성방법 |
| KR100341663B1 (ko) * | 1999-09-27 | 2002-06-24 | 윤종용 | 사진공정이 감소된 반도체 장치의 비트라인 콘택홀을 형성하는 방법 |
-
1985
- 1985-10-04 JP JP22208485A patent/JPS6281043A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970052298A (ko) * | 1995-12-20 | 1997-07-29 | 김주용 | 반도체소자의 비아콘택 형성방법 |
| KR100341663B1 (ko) * | 1999-09-27 | 2002-06-24 | 윤종용 | 사진공정이 감소된 반도체 장치의 비트라인 콘택홀을 형성하는 방법 |
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