JPH023232A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH023232A JPH023232A JP15009088A JP15009088A JPH023232A JP H023232 A JPH023232 A JP H023232A JP 15009088 A JP15009088 A JP 15009088A JP 15009088 A JP15009088 A JP 15009088A JP H023232 A JPH023232 A JP H023232A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- insulating film
- groove
- forming
- piled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、配線の下の絶縁膜層に、配線幅以下の溝を
配線の厚さより浅く形成し、そこに、配線の一部を埋め
込んだ配線を形成する半導体装置の製造方法に関する。
配線の厚さより浅く形成し、そこに、配線の一部を埋め
込んだ配線を形成する半導体装置の製造方法に関する。
（従来の技術）
従来技術で配線を形成する場合、上層の平坦化が困難で
あり、また埋め込み式で配線を形成しても、平坦性はよ
くなるが、配線内部に営が発生しやすかった。
あり、また埋め込み式で配線を形成しても、平坦性はよ
くなるが、配線内部に営が発生しやすかった。
この様子を第２図、及び第３図に示す。第２図（ａ）は
基板１上に層間絶縁膜２を堆積し、さらに配線材料３を
堆積し、レジスト塗布、マスク合せ、露光、現象工程を
へて、レジストをマスクに配線材料をエツチングしたと
ころを示している。第２図（ｂ）は上記工程により形成
された配線３上に絶縁膜４を堆積した図である。下地段
差（配線の段差）が配線上の絶ａ膜に反映されており、
多層配線を用いる場合、段切れなどの問題がある。
基板１上に層間絶縁膜２を堆積し、さらに配線材料３を
堆積し、レジスト塗布、マスク合せ、露光、現象工程を
へて、レジストをマスクに配線材料をエツチングしたと
ころを示している。第２図（ｂ）は上記工程により形成
された配線３上に絶縁膜４を堆積した図である。下地段
差（配線の段差）が配線上の絶ａ膜に反映されており、
多層配線を用いる場合、段切れなどの問題がある。
第３図（ａ）は、基板１上に層間絶縁膜２を堆積し、レ
ジスト塗布、マスク合せ、露光、現象工程を経て、レジ
ストをマスクにして層間絶縁膜をエツチングしたところ
を示している。第３図（ｂ）は、上記エツチングされた
層間絶縁膜２上に配線材料３を堆積したところである。
ジスト塗布、マスク合せ、露光、現象工程を経て、レジ
ストをマスクにして層間絶縁膜をエツチングしたところ
を示している。第３図（ｂ）は、上記エツチングされた
層間絶縁膜２上に配線材料３を堆積したところである。
第３図（ｃ）は、配線材料３を層間絶縁膜２のところま
でエツチングした図であり、配線材料は溝中に堆積され
ている。
でエツチングした図であり、配線材料は溝中に堆積され
ている。
しかし、アスペクト比が大きくなると、第３図（ｄ）に
示すように配線内部に輩が発生し、信頼性上問題となる
。
示すように配線内部に輩が発生し、信頼性上問題となる
。
そこで、多層配線を用いる場合、さらに平坦性がよく、
かつ高信頼性の配線を得ることが要求される。
かつ高信頼性の配線を得ることが要求される。
（発明が解決しようとする課題）
上記の如〈従来技術により配線を形成すると、多層配線
を用いる場合、平坦性、信頼性の点で問題となる。そこ
で、表面の平坦性の緩和と配線溝の高アスペクト比を緩
和する半導体装置の製造方法を提供することを目的とす
る。
を用いる場合、平坦性、信頼性の点で問題となる。そこ
で、表面の平坦性の緩和と配線溝の高アスペクト比を緩
和する半導体装置の製造方法を提供することを目的とす
る。
（課題を解決するための手段）
半導休店板上に堆積した層間絶縁膜に、部分的に配線幅
以下の溝を配線の厚さより浅く形成する。
以下の溝を配線の厚さより浅く形成する。
その後、その溝に配線の一部を埋め込んだ配線を形成す
る。
る。
（作用）
配線の一部を下層絶縁膜に埋め込むことによって、配線
の段差が緩和されれば、上層の平坦化が容易になる。し
たがって、多層配線の場合上層配線の段差切れ、逆ヒゲ
などが防止され、信頼性が向上する。
の段差が緩和されれば、上層の平坦化が容易になる。し
たがって、多層配線の場合上層配線の段差切れ、逆ヒゲ
などが防止され、信頼性が向上する。
（実施例）
本発明の実施例を第１図に示す。第１図（ａ）は、半導
体基板１上に層間絶縁膜２（下層配線或いは素子と上層
の配線とを絶縁分離する）を堆積し、その後レジスト塗
布、マスク合せ、露光、現象工程を経て、層間絶縁膜２
を一部エッチングし、配線の一部を埋め込むための溝を
形成し、さらに配線材料３を堆積したところである。こ
の状態で配線材料３をエッチバックしたのが第１図（ｂ
）である。このエッチバックの工程で、配線材料３の表
面を平らにすると同時に目的の配線厚さを得る。
体基板１上に層間絶縁膜２（下層配線或いは素子と上層
の配線とを絶縁分離する）を堆積し、その後レジスト塗
布、マスク合せ、露光、現象工程を経て、層間絶縁膜２
を一部エッチングし、配線の一部を埋め込むための溝を
形成し、さらに配線材料３を堆積したところである。こ
の状態で配線材料３をエッチバックしたのが第１図（ｂ
）である。このエッチバックの工程で、配線材料３の表
面を平らにすると同時に目的の配線厚さを得る。
この後、レジスト塗布、マスク合せ、露光、現象工程を
へて配線材料３をエツチングしたのが第１図（ｃ）であ
る。第１図（ｄ）は、さらに絶縁膜４を堆積させた図で
あり、配線の段差が従来技術（第２図（ｂ））に比べ緩
和されている。これにより、上層の平坦性を良くシ、配
線を埋め込み式で形成する場合の高アスペクト比を緩和
することができる。
へて配線材料３をエツチングしたのが第１図（ｃ）であ
る。第１図（ｄ）は、さらに絶縁膜４を堆積させた図で
あり、配線の段差が従来技術（第２図（ｂ））に比べ緩
和されている。これにより、上層の平坦性を良くシ、配
線を埋め込み式で形成する場合の高アスペクト比を緩和
することができる。
また、配線の一部を埋め込む溝の幅を配線幅よりも狭く
した場合の例を第１図（ｅ）に示す。配線の下部を上部
より狭くすることにより、配線間の隣接配線容量を減ら
すことができる。
した場合の例を第１図（ｅ）に示す。配線の下部を上部
より狭くすることにより、配線間の隣接配線容量を減ら
すことができる。
また、上記溝を等方向エツチングで形成した場合の例を
第１図（ｆ）に示す。このように配線の底部を丸めるこ
とにより、角の部分の電界集中をおさえ、層間絶縁膜の
破壊を防ぐことができる。
第１図（ｆ）に示す。このように配線の底部を丸めるこ
とにより、角の部分の電界集中をおさえ、層間絶縁膜の
破壊を防ぐことができる。
この発明によって、配線の一部を下層絶縁膜に埋め込む
ことにより、配線の段差を緩和するこ、とができる。従
って、上層の平坦化が容易となり、多層配線を用いる場
合有利となる。また、埋め込み式の配線に比べ、配線内
部に児が発生しにくく、信頼性が向上する。配線の下部
を狭くした場合には、配線間の隣接配線容量を減らすこ
とができ。
ことにより、配線の段差を緩和するこ、とができる。従
って、上層の平坦化が容易となり、多層配線を用いる場
合有利となる。また、埋め込み式の配線に比べ、配線内
部に児が発生しにくく、信頼性が向上する。配線の下部
を狭くした場合には、配線間の隣接配線容量を減らすこ
とができ。
配線の底部を丸めた場合には、層間絶縁膜の破壊を防ぐ
等信頼性を向上させることができる。
等信頼性を向上させることができる。
△
１・・・半導体基板
３・・・配線材料
２・・・下層絶縁膜
４・・・上層絶縁膜
代理人 弁理士 則 近 憲 佑
同 松山光之
第
！
図
第
図
Claims (2)
- （１）半導体装置において、配線を形成する場合、配線
を形成する領域の下層絶縁膜に予め配線の厚さよりも浅
い溝を形成し、この溝の深さよりも厚い配線層を形成し
、配線の一部を下層絶縁膜に埋め込んだ配線を形成する
ことを特徴とする半導体装置の製造方法。 - （２）前記溝を配線幅よりも狭く形成することを特徴と
する請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15009088A JPH023232A (ja) | 1988-06-20 | 1988-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15009088A JPH023232A (ja) | 1988-06-20 | 1988-06-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023232A true JPH023232A (ja) | 1990-01-08 |
Family
ID=15489294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15009088A Pending JPH023232A (ja) | 1988-06-20 | 1988-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023232A (ja) |
-
1988
- 1988-06-20 JP JP15009088A patent/JPH023232A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1126757A5 (ja) | ||
| JPS6115344A (ja) | 半導体構造体の形成方法 | |
| KR100445506B1 (ko) | 반도체장치의 제조방법 | |
| JPH023232A (ja) | 半導体装置の製造方法 | |
| KR100408414B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JP3822792B2 (ja) | 半導体素子の製造方法 | |
| JPS63260054A (ja) | 半導体集積回路装置 | |
| JPH01140645A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6281043A (ja) | 半導体装置の製造方法 | |
| JPS63161645A (ja) | 半導体装置の製造方法 | |
| JPH1197530A (ja) | 半導体装置およびその製造方法 | |
| JPS6239823B2 (ja) | ||
| JPH05226475A (ja) | 半導体装置の製造方法 | |
| KR930011125B1 (ko) | 반도체 메모리장치 | |
| KR940005609B1 (ko) | 단차가 없는 도전층 패턴 제조방법 | |
| JPH09307075A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR0144950B1 (ko) | 반도체장치의 층간절연막 형성방법 | |
| JPS63292672A (ja) | 半導体装置 | |
| JPH01273333A (ja) | 半導体装置の製造方法 | |
| JPH06177264A (ja) | 半導体装置の製造方法 | |
| JPH03153035A (ja) | 半導体装置の製造方法 | |
| JPS6278853A (ja) | 半導体装置の製造方法 | |
| JPH06268175A (ja) | 半導体記憶装置とその製造方法 | |
| JPS6235537A (ja) | 半導体装置及びその製造方法 | |
| KR19990012275A (ko) | 반도체 장치의 콘택홀 형성 방법 |