JPS628251A - 入出力制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、入出力制御方式に関し、特に、仮想記憶シス
テムに於けるＤＭＡデータ転送に於いて主記憶アドレス
がページ単位に不連続であっても、゛高速に主記憶アド
レスを切替え、ＤＭＡデータ転送を実行する入出力制御
方式に関する。

従来の技術 一般に、マイクロプログラム制御の入出力制御方式は中
央処理装置から出力される指令に応答して動作する。こ
の指令としては書込み命令や読出し命令がある。Ｉ１０
装置と中央処理装置との間でデータ転送を行う場合には
、中央処理装置から入出力制御装置に指令を送出する。

この指令によつ　二で入出力制御装置では、この指令を
解読してＩｌｏ　　・：装置に対して必要な指令を送出
し、　ＤＭＡデータ転送を制御してデータを転送する。

データの転送が終了するとこの旨を中央処理装置Ｋ対し
て割込み釦よシ通知する。

次に図面を参照して斯かる動作を説明する。第３図は入
出力制御方式が適用される一般的なデータ処理シ漬テム
のシステム構成図である。第３図に於いて％　ｌは中央
処理装置、コは入出力制御装置、Ｊは磁気ディスク装置
、　　１０／はアドレスレジスタ、１０コはデータレジ
スタ、　　ｉｏｓはバス制御回路、／ａｌｌはマイクロ
プロセッサ、１０ｋはＲＯＭ　、　ｔｏｔ。

はＲＡＭ、　／１７りはデバイス制御回路、　　ｔｏｔ
はデータバッファ、１０デはアドレスカウンタ、ｌｌＯ
はデータカウンタをそれぞれ示す。

第参図は仮想アドレス空間と実アドレス空間の対比を示
した概念図である。第３図は中央処理装置から入出力制
御装置に対する指令の一般的なチャネルプログラムの概
念図（ＤＭＡ転送に必要な部分のみを示す）である。第
６図は従来のチャネルプログラムの一例を示す。第を図
は磁気ディスク装置のフォーマットの概念図である。

従来のＤＭＡ転送の動作を第３図、第ダ図、第３図、第
６図及び第３図を参照して説明する。中央処理装置／は
、第ダ図に示すように、第ダ図ωの仮想アドレス空間に
対するデータ転送要求が発生した場合には、第ダ図（ｂ
）に示す様に実アドレス空間の使用可能な領域を調べ割
当てる。このとき、仮想アドレス空間に於いては連続し
た範囲であった主記憶アドレスは実アドレス空間に於い
ては不連続に割轟ソられる。但し、この不連続の割当に
於いて不連続の境界は第ざ図に示すセクタの整数倍にな
るように割当てられる。中央処理装置ｌはこの実アドレ
ス空間の割当に従って第６図に示す様なチャネルプログ
ラムを作成し、入出力制御装置−に指令を出す。入出力
制御装置コは指令を受は取ると、マイクロプロセッサＩ
Ｏ’ｌがその指令を解読し、第６図に示すコマンドエン
トリＣＣＥ　ｔ　。

ＣＣＥコを中央処理装置／よ１Ｄ出し、磁気ディスク装
置Ｊに動作を指令し、次に第６図に示すコマンドエント
リＣＧＫ　、７を中央処理装置／から取シ出し、レンジ
Ｒｔをデータカウンタ／１０にセット。

アドレスＡ／をアドレスカウンタ１０９にセットする。

次にマイクロプロセッサ１０ダはデバイス制御回路１０
りとバス制御回路／１１７．？にＤＭＡデータ転送の起
動をかける。デバイス制御回路ｌＯりはデータ転送要求
毎にバス制御回路１０３にデータ転送要求を出す。バス
制御回路１０３はデバイス制御回路１０７よりデータ転
送要求がある毎にバス（中央処理装置／）に対してデー
タ要求を出す。バス制御回路ｔＯＳはバスを介して中央
処理装置ｌとの間でデータ転送を行う毎にアドレスレジ
スタｌｏデを加算し、またデータカウンタ／１０を減算
する。データカウンタ／１０が空になると、データカウ
ンタ／１０はその旨をマイクロプロセッサＩＯ’ｌに通
知する。マイクロプロセッサｌＯダはデータカウンタ／
１０　ｊ：　＃）空になった旨の通知を受は取ると、第
６図に示すコマンドエントリｃｃｇ　４１を中央処理装
置ｌより取り出し、データカウンタ／１０にレンジＲコ
をセット、アドレスカウンタ／θデにアドレスＡコをセ
ットし、前述と同様にデータカウンタ／１０が空忙なる
までＤＭＡデータ転送を行う。この動作をコマンドエン
トリＯＣＲが無くなるまで（第４図のコマンドエントリ
ｃａＥｔまで）行う。

最近の磁気ディスク装置Ｊはデータ転送速度が向上し、
／　−，７ＭＢ／Ｓという非常に高速の装置が市場に出
て来ている。かかる装置を制御する場合には、一般的に
磁気ディδり装置Ｊのデータの記鍮は第を図のようにセ
クタに分割されてフォーマットされており、データの最
小アクセスはセクタ単位に行なわれる。また、セクタと
セクタの間隔は磁気ディスク装置Ｊのデータ転送速度の
向上に比例して小さくなってきている（例えば、セクタ
とセクタの間隔が十数μｓの装置もある）。従来の入出
力制御装置−のように、データカウンタ／ＩＩが空にな
る毎にマイク−プロセッサ１０４１１が中央処理装置Ｉ
よシ新たなデータカウント数、主記憶アドレスをセット
するのに市販のマイクロプロセッサを使用した場合には
数十μ８以上を必要とする。

このことは、セクタとセクタの間隔の間に新たなデータ
カウント数、主記憶アドレスをセットすることが出来な
く、次のセクタのアクセスに７回転（−玉的には約／Ａ
　ｍｓ以上の時間）分の時間を要するととになる。従っ
て、第４図の実アドレス空間に対するＤＭＡデータ転送
を行うのに４回転分の余分な時間を費やすことにな９、
非常に多くの時間を必要とし、結果的にＤＭＡデータ転
送の性能を低下させ、システムの性能を低下させること
となっていた。

発明が解決しようとする問題点 以上のように、従来の入出力制御方式では、第参図の（
ｂ）の実アドレス空間Ｋ　ＤＭＡデータ転送を行う場合
、主記憶アドレスの変わる時点で磁気ディスク装置３の
７回転分の時間が費やされるために、非常に多くの時間
が必要となり、ＤＭＡデータ転送の性能低下、結果的に
システムの性能低下という欠点があった。

本発明は従来の技術に内在する上記欠点を解消送を行う
場合でも主記憶アドレスの変わる時点での磁気ディスク
装置３の１回転分の時間を不用としＤＭＡデータ転送の
性能低下を無くシ、結果的にシステムの性能向上が出来
るように構成した新規な入出力制御方式を提供すること
にある。

問題点を解決するための手段 上記目的を達成する為に、本発明による入出力制御方式
は、主記憶上にページ単位に異、なる不連続のＤＭＡデ
ータ転送用主記憶アドレスを含んだチャネルプログラム
を備え、入出力制御装置には、ＤＭＡデータ転送用のペ
ージカウンタと、先入先出制御方式のページバッファと
、前記ページカウンタの出力を検出する第１の検出回路
と、前記第１の検出回路の出力を保持するための第２の
検出回路と、前記第２の検出回路の動作を禁止可能な禁
止回路とを有して構成されている。

実施例 次に本発明をその好ましい一実施例について図面を参照
して詳細に説明する。

第１図は本発明による入出力制御方式を実現するための
一実施例を示すアドレス制御のブロック構成図である。

即ち、第１図に示された本発明の一実施例は、第３図に
示された一般的な入出力制御装置コのうちアドレスカウ
ンタ１ｏｉｐの改良例であシ、ア２ドレスカウンタ１０
９以外の各要素は第３図と同様であシ、以下第３図に第
１図を結合した図を参照して説明する。第１図に於いて
、参照番号１０／はアドレスレジスタ、　　１０９はア
ドレスカウンタ、コ０／はページカウンタ、コＯコは先
入先出制御方式のページバッファ、コ０３はページカウ
ンタ２０／の出力を検出する第１の検出回路、　２０１
ＩはＯＲゲート、２０３はＡＮＤゲート、コ０６は第１
の検出回路コ０３の出力を保持する第２の検出回路、２
０７はエラー検出回路、−〇ざはＡＮＤゲート、コ０９
は第２の検出回格コＯＡと工２−検出回路コθりの動作
を禁止する禁止回路をそれぞれ示す。

第２図は本発明による入出力制御方式の一実施例を説明
するだめの説明図である。第１図は本発明による入出力
制御方式の一実施例を説明するためのチャネルプログラ
ムの一例を示す図である。

以下、第１図〜第を図を参照して、本発明による入出力
制御方式のＤＭＡデータ転送について説明する。

最初、中央処理装置ｌは、第４図（ａ）の仮想アドレス
空間に対するデータ要求が発生した場合には、「第参図
（ｂ）に示す様に実アドレス空間の使用可能な領域を調
べ割当てる。このとき、仮想アドレス空間に於いては連
続した範囲であった主記憶アドレスは、実アドレス空間
に於いては不連続に割当てられる。中央処理装置／はこ
の実アドレス空間の割当に従って第１図に示すようなチ
ャネルプログラムを主記憶装置上に作成し、入出力制御
装置コに指令を出す。入出力制御装置コは、指令を受は
取ると、マイクロプロセッサＩＯ’ｌが、その指令を解
読し、第り図に示すコマンドエントリＣＣＥ　ｔ、ＣＣ
Ｅコを中央処理装置ｌから取シ出し、磁気ディスク装置
３に動作を指令する。次に、入出力制御装置コは、第１
図に示すコマンドエントリＧ（Ｊ　３を中央処理装置ｌ
から取シ出し、レンジ−ΣＲ１〜Ｒりをデータカウンタ
／１０にセットし、アドレスＡ／の下位／コビット（ｏ
Ｈｕ）をページカウンタ２０／にセットし、アドレスＡ
Ｉの上位〃ビット（ｌコ；３７）を先入先出制御方式の
ページバッファ２０２にセットする。入出力制御装置コ
は、次にコマンドエントリＧ（３Ｋ　ｔｚを中央処理装
置ｌから取り出し、アドレスＡコの上位〃ビット（／コ
ニ、７／　）を先入先出制御方式のページバッファ２０
２にセラトスる。

同じ動作を先入先出制御方式のページバッファ、ｗ２が
Ｆｕｌｌになるか、又は、コマンドエントリＣＣＥのデ
ータチェインＤＣ＝　ｏ　、コマンドチェイｙ　ＣＯ−
Ｏ（最後のｃｃｇ　）を検出するまで行う。先入先出制
御方式のページバッファ２０２．の深さ〉チャネルプロ
グラムのコマンドエントリＣＣＥ　（アドレスの数）な
らば、マイクロプロセッサ１ｏｌＩは禁止回路、２ｏｑ
をセットして、第２の検出回路二０６とエラー検出回路
λＯりの動作を禁止する。先入先出制御方式のページバ
ッフアコθλの深さくチャネルプログラムのコマンドエ
ントリＯＣＲ（アドレスの数）ならば、禁止回路コθ９
はセットされない。

マイクロプロセッサ１０弘は、先入先出制御方式のペー
ジバッフアコクコにアドレスをセットすると、次にデバ
イス制御回路１０りとバス制御回路ｌθ３にＤＭＡデー
タ転送の起動をかける。デバイス制御回路ｌθ７はデー
タ転送要求毎にバス制御回路／θ３にデータ要求を出す
。バス制御回路１０３はデバイス制御回路１０りよシデ
ータ転送要求がある毎にバス（中央処理装ｆ／）に対し
てデータ要求を出す。

バス制御回路１０３はバスを介して中央処理装置／との
間でデータの送受を行う毎にカウントクロツクＣ０ＬＫ
ｓｏｔ信号を発生し、カウントクロツクＣ０ＬＫ３０／
信号によりページカウンタ２０／を加算する。

ページカウンタコＱノの出力とページバッファ２０−の
出力はアドレスレジスタｌθ／に接続されており、アド
レスレジスタ１０／の出力はデータ転送毎に主記憶アド
レスを指定する。又、データカウンタ／１０はデータ転
送毎に減算される。ページカウンタ２０／の出力のデビ
ット（３：／ｌ）は第１の検出回路２０３に接続されて
いる。ページカウンタλＯ／がデータ転送毎に加算され
、ある値になると（一実施例ではＦＦｔ　）鴻／の検出
回路コ０３が動作し、ＰＳＦＴ　３０コ信号を発生する
。ＰＳＦＴ　３０コ信号は先入先出しページバッフアコ
クコをシフトする。また、禁止回路〃９がセットされて
いなければ、　ＰＳＦＴ“３０コ信号は第２の検出回路
コ０６をセットし、　ＰＢＲＩＣＱ　ＪＯダ信号を出力
させる。ＰＢＲＥＱ　ｓａｐ信号はマイクロプロセッサ
ｉｏａに対して、先入先出制御方式のページバッフアコ
０コが１段分空になったことを知らせ、残っている主記
憶アドレスのセットを促す。マイクロプロセッサｉｏｑ
は、ＰＢＲＥＱ　５ｏＩＩ信号を検出すると、中央処理
装置ｌからコマンドエントリＣＣＥを取シ出し、主記憶
アドレスを先入先出制御方式のページバッフアコ０コに
セットする。このとき取り出したコマンドエントリＯＯ
Ｅが最後のＣＯＥ　（ＤＣ−ｏ、００−＝ｇｏのとき）
ならば％禁止回路−Ｏ９をセットする。最後のＣＯＥで
なければ禁止回路コＯデをセットしない。

以下同様の動作を最後のＧＯＴＬまで行う。ＤＭＡデー
タ転送は、先入先出制御方式のページバッファー〇−が
空になシ、データカウンタ１１０が空になるまで行なわ
れる。以上の説明の要点は第２図のタイムチャートを参
照するとさらに詳細に理解することが出来よう。

以上説明したように１マイクロプロセツｆ　１０１４は
ページカランタコＯ７が０００→ＦＦｔになるまでの間
（ＰＳＦＴ　Ｊｏコ信号が発生してから次に発生するま
での間）′に先入先出制御方式のページバッフア〃コに
主記憶アドレスをセットすればよいことになる。

磁気ディスク装置Ｊのデータ転送速度がｓ　ＭＢ　／　
Ｓでもページカウンタ２０／がＯＯＯ→ＦＦｔｒ　Ｋな
るまでの時間は約へコｍ８必要とする。このことは低性
能で廉価な市販のマイクロプロセッサを使用して入出力
制御装置−を構成しても第Ｓ図に示すセクタ間隔の時間
内に主記憶アドレスを切替えることが可能である。

エラー検出回路−０ｇは、何等かの原因で万が−にもペ
ージカウンターＯ１が０００→ＦＦざになるまでの間に
マイクロプロセッサｌＯりがページバッフアコ０コに主
記憶アドレスがセット出来なかったことを検出するため
の回路である。

発明の効果 本発明によれば、以上説明したように、主記憶装置上に
ページ単位に異なる不連続のＤＭＡデータ転送用主記憶
アドレスを含んだチャネルプログラムを備え、入出力制
御装置にはＤＭＡデータ転送用のページカウンタ、先入
先出制御方式のページバッファ、ページカウンタの出力
を検出する第１の検出回路、第１の検出回路の出力を保
持するための第２の検出回路、第２の検出回路の動作を
禁止可能な禁止回路を具備するととくより、仮想記憶シ
ステムに於けるページ単位に異なる不連続の主記憶アド
レスを使用してのＤＭＡデータ転送の性能低下を無くシ
、結果的にシステムの性能向上が出来るように構成した
入出力制御方式が容易に提供できるという効果が得られ
る。

【図面の簡単な説明】

第１図は本発明による入出力方式を実現するための一実
施例を示すアドレス制御のブロック構成図、第２図は本
発明くよる一実施例を説明するためのタイムチャート、
第３図は従来及び本発明による入出力制御値装置のブロ
ック構成図、第４図は仮想アドレス空間と実アドレス空
間の概念図、第５図はチャネルプログラムの、概念図、
第６図は従来の入出力制御装置のチャネルプログラムの
概念図、Ｋ’ｙ図は本発明による入出力制御方式のチャ
ネルプログラムの概念図、第ｇ図は磁気ディスク装置の
記録フォーマットの概念図を示す図である。 ｌ・・・中央処理装置％コ・・・入出力制御装置、３・
・・磁気ディスク装置、１０／・・・アドレスレジスタ
、１０λ・・・データレジスタ、　　１０３・・・バス
制御回路、　　１ｏｉａ・・・マイクロブロセッｔ％　
ｌＯ５・・・ＲＯＭ、　　ｌｏｂ・・・ＲＡＭ。 １０７・・・デバイス制御回路、　　１０１・・・デー
タバッファ、１０９・・・アドレスカウンタ、／１０・
・・データカウンタ、コ０／・・・ページカウンタ％−
〇、２・・・先入先出制御方式のページバッファ、コ０
３・・・第１の検出回路、コ０り・・・ＯＲゲート、コ
ｏｒ　、　　コｏｔ・・−ＡＮＤゲート、コＱ６・・・
第２の検出回路、λ０７・・・エラー検出回路、二〇９
・・・禁止回路

Claims (1)

【特許請求の範囲】
1. 中央処理装置と、前記中央処理装置からの指令により磁
   気ディスク装置の読出し／書込み動作を制御するための
   入出力制御装置とを有し、前記入出力制御装置を介して
   前記中央処理装置と前記磁気ディスク装置との間でデー
   タ転送を行うように構成された入出力制御方式であつて
   、前記中央処理装置の主記憶装置には前記入出力制御装
   置用のチャネルプログラムを備え、前記チャネルプログ
   ラムには仮想システムに於けるページ単位に異なる不連
   続の主記憶アドレスを含み、前記入出力制御装置はＤＭ
   Ａデータ転送用のページカウンタと、先入先出制御方式
   のページバッファと、前記ページカウンタの出力を検出
   する第１の検出回路と、前記第１の検出回路の出力を保
   持するための第２の検出回路と、前記第２の検出回路の
   動作を禁止することが可能な禁止回路とを備え、仮想記
   憶システムに於けるページ単位に異なる不連続の主記憶
   アドレスを使用してのＤＭＡデータ転送に於いて高速に
   主記憶アドレスを切替えることにより高速ＤＭＡデータ
   転送を実現することを特徴とする入出力制御方式。