JPS628254A - 信号受信分配回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 プロセッサから装置アドレスおよびオーダをアドレス線
を経由して信号受信分配回路に伝達することにより、総
てのデータ線をデータの伝達に活用可能としたものであ
る。

〔産業上の利用分野〕

本発明はプロセッサから伝達されるデータを有効に活用
可能とす゛る信号受信分配回路に関する。

信号受信分配回路は、プロセッサからプロセッサバスを
介して伝達されるアドレスにより選択され、同時に伝達
されるオーダおよびデータにより配下の各被制御装置を
制御する。

かかる場合に、プロセッサから信号受信分配回路に対し
ては、極力多くの桁数のデータが伝達可能なことが望ま
れる。

〔従来の技術〕゛ 第３図は従来ある信号受信分配回路の一例を示す図であ
る。

第３図において、プロセッサ１はプロセッサバス２を介
して信号受信分配回路３に接続される。

プロセッサ１が、信号受信分配回路３に配下の被制御装
置４を制御させる為には、信号受信分配回路３に付与さ
れた装置アドレスをアドレスａとしてプロセッサバス２
内のアドレス線２１に送出し、また被制御装置４の制御
種別を指定するオーダをオーダ部ｄ１とし、また制御に
必要なデータをデータ部ｄ２として含むデータｄをプロ
セッサバス２内のデータ線２２に送出する。

信号受信分配回路３においては、デコーダ３１がアドレ
ス線２１を経由して伝達されるアドレスａを受信し、自
装置に付与された装置アドレスと判定した場合には活性
化信号ｅを出力し、オーダレジスタ３２およびデータレ
ジスタ３３に伝達する。

活性化信号ｅを受信したオーダレジスタ３２およびデー
タレジスタ３３は、それぞれデータ線２２を経由して伝
達されるオーダ部ｄ１およびデータ部ｄ２を蓄積し、被
制御装置４の制御に使用する。

〔発明が解決しようとする問題点〕

以上の説明から明らかな如く、従来ある信号受信分配回
路においては、オーダ部ｄ１およびデータ部ｄ２をデー
タ線２２を経由して受信する。データ線２２の線数は、
予め定められている為、オーダ部ｄ１を伝達する為の線
数を確保すると、データ部ｄ２を伝達する為の線数が圧
迫されることとなり、充分なデータ部ｄ２を伝達出来ぬ
恐れがある。　データ部ｄ２を伝達する線数を確保する
手段として、データ線２２を二回使用し、オーダ部ｄ１
とデータ部ｄ２とをそれぞれ独立にデータｄとして伝達
することも考慮されるが、情報処理過程が複雑となり、
また情報伝達時間が増大する為、プロセッサ１の処理能
力を低下させることとなる。

〔問題点を解決するための手段〕

第１図は本発明の原理を示す図である。

第１図においては、プロセッサ１から受信するる所定桁
数のアドレスａの一部の桁をアドレス部ａ１として自装
置に付与された装置アドレスと照合する照合手段３１０
と、アドレスａの他の桁をオーダ部ａ２として受信する
受信手段３２０とを信号受信分配回路３に設ける。

〔作用〕

一般にアドレス線は、装置アドレスを伝達するに充分な
線数以外に、オーダ部を伝達するに充分な線数を保有し
ている場合が多い。

本発明はかかる点に着目し、オーダ部をアドレス線を経
由してアドレス部と共に伝達する。その結果総てのデー
タ線はデータの伝達に活用し得ることとなり、多くの桁
数のデータが伝達可能となる。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第２図は本発明の一実施例による信号受信分配回路を示
す図である。なお、全図を通じて同一符号は同一対象物
を示す。

第２図においては、照合手段３１０として照合部３４が
、また受信手段３２０としてオーダレジスタ３２が設け
られている。

プロセッサ１が信号受信分配回路３に配下の被制御装置
４を制御させる為には、プロセッサバス２に信号受信分
配回路３に付与された装置アドレスをアドレス部ａ１と
し、また被制御装置４の制御種別を指定するオーダをオ
ーダ部ａ２として含むアドレスａをプロセッサバス２内
のアドレス線２１に送出し、また被制御装置４制御に必
要なデ　　　　　　　″−タをデータｄとしてプロセッ
サバス２内のデータ線２２に送出する。

信号受信分配回路３においては、照合部３４がアドレス
線２１を経由して伝達されるアドレス部ａ１を受信し、
自装置に付与された装置アドレスと照合し、両者が一致
した場合には活性化信号ｅを出力し、オーダレジスタ３
２およびデータレジスタ３３に伝達する。

活性化信号ｅを受信したオーダレジスタ３２は、アドレ
ス線２１を経由して伝達されるオーダ部ａ２を蓄積し、
またデータレジスタ３３は、データ線２２を経由して伝
達されるデータｄを蓄積し、被制御装置４の制御に使用
する。

以上の説明から明らかな如く、本実施例によれば、総て
のデータ線２２は、データｄを伝達する為に活用される
為、多くの桁数のデータｄが伝達可能となる。

〔発明の効果〕

以上、本発明によれば、総てのデータ線はデータの伝達
に活用し得ることとなり、多くの桁数のデータが伝達可
能となる。

【図面の簡単な説明】

第１図は本発明の原理を示す図、第２図は本発明の一実
施例による信号受信分配回路を示す図、第３図は従来あ
る信号受信分配回路の一例を示す図である。 図において、１はプロセッサ、２はプロセッサバス、３
は信号受信分配回路、４は被制御装置、２１はアドレス
線、２２はデータ線、３１はデコーダ、３２はオーダレ
ジスタ、３３はデータレジスタ、３４は照合部、３１０
は照合手段、３２０は受信手段、ａはアドレス、ａｌは
アドレス部、ａ２およびｄｌはオーダ部、ｄはデータ、
ｄ２はデータ部、ｅは活性化信号、を示す。 腿も田トη檄理コ 穿　１　口

Claims (1)

【特許請求の範囲】
1. プロセッサ（１）から受信する所定桁数のアドレス（ａ
   ）の一部の桁をアドレス部（ａ１）として自装置に付与
   された装置アドレスと照合する照合手段（３１０）と、
   前記アドレス（ａ）の他の桁をオーダ部（ａ２）として
   受信する受信手段（３２０）とを設けることを特徴とす
   る信号受信分配回路。